有關Verilog的CODE一問

kazarf2330

小弟最近再寫CODE用到移位佔存器,因CODE的需求需要使其(移位佔存器)致能訊號延8個CLOCK
但是我不知道要從何下手 ...希望板上的各位先進能幫我個忙..交我怎麼寫...感激不進

michael6172

請使用Google搜尋吧

http://www.ltivs.ilc.edu.tw/kocp/logic/ch10/s10-1.htm  可以參考看看

addn

您好
加上一個計數器
5 x0 b6 g2 w$ p當reset後,計數器開使計數
數到你設定的數值(看你想延遲幾個clk)就停止計數

移位暫存器的致能訊號就跟據計數器值來決定是否enable

kazarf2330

感謝樓上跟2樓的大大...我今天想了想好像加個COUNTER去數最簡單...

kolong

reg shift[6:0];
reg out,in;
1 X" M3 G! }5 ?. X/ w2 ~
2 Q/ {. a& }/ ^$ i  L{out,shift} <= {shift,in};

  q! _$ k3 s) Q9 ~1 r這樣不就是shift了嗎.....

kazarf2330

可能是五的問題沒問清楚...囧....我現在是在寫TEST MEMORY的BIRA部分...因為執行完BIRA要做Remapping的動作...於是我把在BIRA內存FAULT INFORMATION的CAM SHIFT到
MEMORY的WRAPPER裡...但是因為我的CAM有17個BIT..所以必須使他SHIFT的信號延長17個CLOCK...正如3F的大大說的我想到的是用FSM來寫COUNTER計數...而不是我不知道怎麼..
寫SHIFT_REG...造成大家的誤會真是抱歉