【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
+ }) S6 s1 U+ K; S8 S% ]( Q下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
+ _7 C* s% {8 \6 q* e2 A2 M的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
错误如下：


# errors Violated Rules
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
2 i, U% o' b: S! m& m1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
) v# X* a6 ]2 X/ D) g3 m2 o- l4   Label/Pin is on a net with a different name
1   M1R1 Minimum density of MET1 area [%] =30
3 V0 R& \! ^0 e7 D0 `2 `5 v1   M2R1 Minimum density of MET2 area [%] =30
5 s# `* Y% \1 k& S! v1   M3R1 Minimum density of MET3 area [%] =30
$ a: P' w* z1 {: U1   M4R1 Minimum density of MET4 area [%] =30
6 Y) L! O* y' T/ j3 m9 L1   POC1 Minimum POLY1 to DIFF spacing = 0.2
' `9 O, i. ^' E& u2 K1 U. o13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
% @$ n& b4 Q+ c; C- B" D1 q- B-->MET1佔總面積須超過30%

, f! w5 l/ D( n, D4 }1   M2R1 Minimum density of MET2 area [%] =30

% O9 M' M7 l4 S/ y  U-->MET2佔總面積須超過30%
9 b3 G  T) Z' s- e( U: W
1   M3R1 Minimum density of MET3 area [%] =30
; {" ]& Z# {/ H
* B5 {) d7 Z4 P, s1 }# \" c-->MET3佔總面積須超過30%

1   M4R1 Minimum density of MET4 area [%] =30
1 \8 M' Y& n2 \5 @. h  I# K" s
# s$ c  j/ y/ v; s-->MET4佔總面積須超過30%

1   POC1 Minimum POLY1 to DIFF spacing = 0.2
* q' A- d( [2 G+ l8 z5 z) X
! J& Z/ z) }4 |4 J% C--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
1   M1R1 Minimum density of MET1 area [%] =30
; X- T# n/ @% _1   M2R1 Minimum density of MET2 area [%] =30
7 Z8 g2 H+ y; t' {) ?0 z7 S1   M3R1 Minimum density of MET3 area [%] =30
1 Q* B5 L$ A3 ~9 v1   M4R1 Minimum density of MET4 area [%] =30
; e; W8 P* K9 X0 ], E: E! Y1   POC1 Minimum POLY1 to DIFF spacing = 0.2
1 \0 T/ _" b9 J/ w4 D0 k-------------------------------------------------------------------------------------------------------
0 {: i  }' I0 _" r6 ^! [這些只是密度的問題...
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
但若您沒有要下線tap-out的話..這些應該是不需要考慮...
但如果你要避免的話...
可以自行自做一個dummycell..
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
% Z% T. b' k) h* Y& W  ?6 T$ X/ N利用這個cell...將使用密度捕齊即可...
" J3 d2 |# `6 @0 |4 ^

# n) c+ G+ ^7 w( x2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
5 a. h, F8 x5 @, F; v-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
    在發生錯誤的地方...多補一點Body應該就可以了...

---------------------------------------------------------------------------
1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
+ ~  j+ k6 P" C/ H. t; G4   Label/Pin is on a net with a different name
" U; v1 t# E" R% T$ [' f5 G---------------------------------------------------------------------------
% q) J* p1 H6 ^3 {8 W3 d這些應該都是相同的問題....
應該是你當初layout的時候...PIN腳沒有用好...
: M) j# X" I+ ]( `% \& B造成重複命名...
建議先檢查你的電路圖後...在比對你layout內的PIN腳..
3 |( V' p% H# B- w) w是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
我把兩種error分開來解釋好了.
以下先講DRC的error.

====================DRC Error=====================
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20

若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
4 h. P$ r% Y9 O, ]; p" ^此類錯誤在DRC驗證時就會出現了,
9 Z, O- s3 X/ e& X# m: v不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
只是我自己把它歸在DRC Error而已.
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
# ^4 u/ e( f6 i5 J但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.
0 ~% g; u7 L: G  y  t, D# ~
1   M1R1 Minimum density of MET1 area [%] =30
% U$ H" b; X' ^9 W3 H5 j9 y( Y1   M2R1 Minimum density of MET2 area [%] =30
/ Z+ i& c5 }) p6 u1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30

" V% E+ [* A0 I以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
7 y0 w: d6 H" U# h為確保製程良率, foundry通常會制定這樣的rule,
8 ]% T, L/ f. U' |/ t7 ~不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
0 U! W' S, w! u5 d& M以及要用來補metal density的dummy cell的size及其所需間隔的space,
6 l1 T( t8 ^" q$ H$ C7 x" Y  _則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
應該在蠻後面的地方, 您可以翻Design Rule看看.
) o8 R( Z) {& v  g
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
6 ?& ~) C7 e) d( e" x# ~. W- y
: P! [/ v9 i2 c. }上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
+ [8 c7 P! J4 ~2 ]用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
個人猜想, 以及根據經驗的猜測呢...
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
7 A% U/ w& j- B9 h8 @. f+ c' Y  g而此點與上述的metal density無關, 是一定要修改的DRC Error.

====================LVS Error=====================
5 O0 u  ^  ^7 m0 _2 o& F' @: O再來是LVS的Error:

4   Label/Pin is on a net with a different name
6 i" u& h( c% ~2 _% J1 ~
0 s8 l7 Y( I7 k0 A  d' L3 R這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
廣義的來說, 一條metal線(或應該說是一個節點),
絕對只能有一個名字, 也就是它就應該只能打一個pin,
1 z: }# k$ y  @1 w我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
! X, u- Q* O  [) E* |那麼這一條error應該就能夠解決了.
9 M% V1 N& O8 a+ b
1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
( d0 i3 p: m; W" H+ j- N; n8 D
7 G9 F* ]! f; p0 C! v6 }' }0 d這兩條的話呢, 如果沒有意外的話,
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
" V4 X: C' Q5 H3 a5 X* C1 ~所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
3 s" @8 O2 }' t0 g照理說這兩條就不應該再出現了,
5 J5 ?% w( g; g' d若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.
+ m; l' @2 J. |4 I- P8 v. R
最後補充一點點東西...
) ~; f) {* o! J2 Q8 T看您發問時候的問題排版, ERC那條排在最上面,
6 m& y0 F# c$ J- I* D所以我猜有這幾種情況:
1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
" U' _& \6 j$ i) F
8 ^" t9 a5 C( Z6 {/ {, _3 [8 l& e  ~7 _一點點經驗, 希望有幫上您的忙!!