【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
+ M! A' T! F% w, {5 y& V错误如下：

0 f& K/ Y9 |0 |$ a5 [4 j+ U7 s
: J. L  B. Y! X6 O# errors Violated Rules
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
# E4 @- ~+ y! v6 O& m) {1   Figure Causing Multiple Stamped Connections
, x7 M8 H! D0 C9 K1   Figure Having Multiple Stamped Connections
6 h) t5 ^1 h' B: K9 X/ @# {4   Label/Pin is on a net with a different name
1   M1R1 Minimum density of MET1 area [%] =30
8 x. z3 h0 V" v$ a) m2 o1   M2R1 Minimum density of MET2 area [%] =30
2 L5 e/ _& R7 G( n1   M3R1 Minimum density of MET3 area [%] =30
4 {# k+ q* N* x$ E+ t* v, e* ^% ]# e' W1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
$ B+ z3 s5 A, G5 e# J  R# o1 J+ {13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
-->MET1佔總面積須超過30%

( G: u; U* ~1 A4 n1   M2R1 Minimum density of MET2 area [%] =30

3 w9 c% x0 d% l7 w2 R-->MET2佔總面積須超過30%

/ e" H, ?. Y+ @$ L) M+ n' O2 X. U1   M3R1 Minimum density of MET3 area [%] =30

$ c# N( J" Q/ N$ ?1 h-->MET3佔總面積須超過30%

9 T, y8 _6 z* [5 Z! v- L9 G1   M4R1 Minimum density of MET4 area [%] =30

" Q5 S5 r% G2 W1 J2 ?/ o-->MET4佔總面積須超過30%
8 h; Z) q! [2 b3 _7 g
1   POC1 Minimum POLY1 to DIFF spacing = 0.2

--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
! j/ e3 e8 `9 f  w  b1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
' V- b1 E( |* |% `( q& ?& H1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
/ R. N4 E5 M$ H-------------------------------------------------------------------------------------------------------
' Y0 w. U5 D) S- M% `2 C6 g2 M這些只是密度的問題...
6 E. M4 C/ b) D製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
但若您沒有要下線tap-out的話..這些應該是不需要考慮...
! ]! ]' Q0 H4 g2 M( _& i但如果你要避免的話...
! h$ m- x; ?' i# z. }% O可以自行自做一個dummycell..
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
利用這個cell...將使用密度捕齊即可...


; m2 ?$ w" R2 Q$ T$ O# K  G2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
$ K1 ~/ d- l4 u+ Y! B1 T6 I-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
& F2 q; o% T. n: V    在發生錯誤的地方...多補一點Body應該就可以了...

---------------------------------------------------------------------------
/ s  e7 w1 f/ ]( U/ E1   Figure Causing Multiple Stamped Connections
5 a0 r7 w8 {) r5 u2 [. w/ q$ u1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
% a0 R, x0 S. p# w---------------------------------------------------------------------------
9 v4 A- @+ K  D) b4 V5 A( t這些應該都是相同的問題....
5 }0 V( q3 B, E應該是你當初layout的時候...PIN腳沒有用好...
, @$ H; T/ _' w3 c7 q6 f* N造成重複命名...
: ]% S/ Q6 ^' D" h/ P建議先檢查你的電路圖後...在比對你layout內的PIN腳..
" q$ U: V! Z0 }# M: t& G是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
4 Q) q2 s- m3 ?: X" o我把兩種error分開來解釋好了.
以下先講DRC的error.

====================DRC Error=====================
4 X  P# b  ~% m$ J3 }# z) o& R2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
& i$ b0 i! M: O$ A
若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
此類錯誤在DRC驗證時就會出現了,
# ]3 B$ [, ?- ^$ b: I不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
2 _4 D+ s' o8 s  h& d只是我自己把它歸在DRC Error而已.
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
. T/ M8 H: @. k8 y, {但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.
7 @" s. g% D3 o: n# M
1   M1R1 Minimum density of MET1 area [%] =30
) X- T# U& [% C/ e/ C' g7 }1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
7 n8 I, J: G4 s/ I1   M4R1 Minimum density of MET4 area [%] =30

! Z- }* l/ H4 ?. K以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
為確保製程良率, foundry通常會制定這樣的rule,
- o7 ?# ?% _& `5 a不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
以及要用來補metal density的dummy cell的size及其所需間隔的space,
2 o" L' v) _/ `4 ?% L則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
, A( c( \; W( K! h& k應該在蠻後面的地方, 您可以翻Design Rule看看.
- [( T. H- U! _7 o
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
% [4 i; a, V6 P8 B8 y9 \& Y, _
上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
個人猜想, 以及根據經驗的猜測呢...
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
) n) A8 S& `  W+ r而此點與上述的metal density無關, 是一定要修改的DRC Error.
- M: i& b8 _( R9 O
" W; c$ Y+ v& ~1 Z% H====================LVS Error=====================
再來是LVS的Error:

+ V) q! z8 j9 L+ P4   Label/Pin is on a net with a different name
7 o/ [* }% N  q+ G7 O
這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
廣義的來說, 一條metal線(或應該說是一個節點),
3 ]& V# F1 @! ]  m絕對只能有一個名字, 也就是它就應該只能打一個pin,
' I6 D3 o. P# ]) z+ Z% O; V% ~- Q0 D我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
- H7 l$ j' j8 g# @: c0 k" e那麼這一條error應該就能夠解決了.
+ H5 t, x; s5 f+ Y1 M, }
+ X( J* j4 {; Z) k1 w! v% F1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections

這兩條的話呢, 如果沒有意外的話,
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
照理說這兩條就不應該再出現了,
" H$ Y) {7 J' ]* D% e若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.

0 h6 @0 _4 Q) a- G5 q最後補充一點點東西...
看您發問時候的問題排版, ERC那條排在最上面,
所以我猜有這幾種情況:
( Z# A6 I! A* h7 v& s% a5 p1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
# v# r1 ^4 d' w' ]* N% D  ?5 E( k2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...

一點點經驗, 希望有幫上您的忙!!