【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
. {6 x6 l% h' x$ n  f) ?6 u# F的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
错误如下：
# X' S# y" H% i: c  S* q/ E! }3 f
" Q" Y  f+ j# Q# C/ }; O
- F6 ~- k6 |7 j" l+ s- c$ D# errors Violated Rules
, a# X! E) T( v5 P6 Z3 g7 \2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
7 J; V4 L6 i! q9 |6 o3 r1   Figure Causing Multiple Stamped Connections
+ |( i( U& f; T8 m1   Figure Having Multiple Stamped Connections
+ G  ]1 a" @3 g* [4   Label/Pin is on a net with a different name
1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
* Z5 H/ X! g* g4 S5 ~- o4 S1   M4R1 Minimum density of MET4 area [%] =30
6 ^, U; G# h2 S0 v; K0 }% ?* u  t' x1   POC1 Minimum POLY1 to DIFF spacing = 0.2
13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
-->MET1佔總面積須超過30%

: g; M* ~/ O' S& I2 o2 `5 [) \, b1   M2R1 Minimum density of MET2 area [%] =30

-->MET2佔總面積須超過30%
7 W9 G, H- w6 ?5 P
1   M3R1 Minimum density of MET3 area [%] =30

! V" t# @5 f9 E) T1 D2 u-->MET3佔總面積須超過30%
& L6 g3 d. f7 U, O
1   M4R1 Minimum density of MET4 area [%] =30

2 w2 q7 L0 Q7 h* G) t; ?-->MET4佔總面積須超過30%
  n0 M* ?6 n  v4 {( y8 L% I1 ?
5 A* q- G& C5 O" `( }% c: x1   POC1 Minimum POLY1 to DIFF spacing = 0.2

--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
! R- Q6 k" l4 e# F# ^0 o1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
8 O4 [" T/ p* N) I" K1   POC1 Minimum POLY1 to DIFF spacing = 0.2
-------------------------------------------------------------------------------------------------------
2 y& h' ~1 z( Y4 u% l- X+ y這些只是密度的問題...
  ], l$ I4 Q0 \0 I8 g! \製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
但若您沒有要下線tap-out的話..這些應該是不需要考慮...
但如果你要避免的話...
. K8 d7 ?- c5 Y# y6 ^; o* _" E+ m可以自行自做一個dummycell..
1 d9 _' k0 X4 b; @2 j這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
8 t6 L% m6 C9 O' v( n" }8 i5 k利用這個cell...將使用密度捕齊即可...


1 Q4 Y0 \+ n7 ]+ K# V; m2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
$ f7 P; G; M, Y" t9 |7 y( P    在發生錯誤的地方...多補一點Body應該就可以了...
/ |! J# t4 g- v0 i3 Y2 U6 z
+ f) I0 h- \, Y% m, l8 _4 r# o---------------------------------------------------------------------------
1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
# z+ b* Z+ _4 c5 U; X# p4   Label/Pin is on a net with a different name
1 j! t# g+ |2 v4 C: g5 {9 J5 I---------------------------------------------------------------------------
這些應該都是相同的問題....
應該是你當初layout的時候...PIN腳沒有用好...
造成重複命名...
建議先檢查你的電路圖後...在比對你layout內的PIN腳..
是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
我把兩種error分開來解釋好了.
以下先講DRC的error.
9 O& }; X  Q5 |) k
====================DRC Error=====================
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20

* i6 K2 s. o1 M若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
1 H" g9 O5 k. g# o9 }; J/ A此類錯誤在DRC驗證時就會出現了,
不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
只是我自己把它歸在DRC Error而已.
+ G, u1 b; Q1 C$ e0 `上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.

1   M1R1 Minimum density of MET1 area [%] =30
9 C" ~( Q, |6 y: y& l7 L1   M2R1 Minimum density of MET2 area [%] =30
$ T! G; W' @  o) h3 R1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
; i3 j* A' _0 G! \% E
以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
1 p) b) V) N+ b! D& u為確保製程良率, foundry通常會制定這樣的rule,
. i) D: u; k1 ?) r; A不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
/ t* G/ F5 R/ x- C( v/ T以及要用來補metal density的dummy cell的size及其所需間隔的space,
則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
應該在蠻後面的地方, 您可以翻Design Rule看看.

( h. b! H% e" Z9 ~3 M0 N5 e/ `1   POC1 Minimum POLY1 to DIFF spacing = 0.2

5 F7 u5 ^; t. g) H6 x0 E+ U上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
1 P2 J0 \% R" j+ M9 p0 w用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
! v. q& m6 G3 m個人猜想, 以及根據經驗的猜測呢...
- U! ~: S* |6 `6 }; _. o很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
' y2 {) v# v. i$ j0 x" b而此點與上述的metal density無關, 是一定要修改的DRC Error.
& ~7 y& C. o& Q% N- S& @$ ]
====================LVS Error=====================
. K8 P: d& [% Q再來是LVS的Error:

4   Label/Pin is on a net with a different name
, a$ y2 s7 K+ a$ j5 [! O9 ]/ x% Z
& e6 c+ j9 b; r8 B9 z, E0 `6 @這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
廣義的來說, 一條metal線(或應該說是一個節點),
( N! Z+ N' c7 o3 a1 ?2 E絕對只能有一個名字, 也就是它就應該只能打一個pin,
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
1 p4 A+ X( U2 x& s或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
那麼這一條error應該就能夠解決了.
- e+ n& `% ?9 R& h! P* q& L' x7 ?
1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
: Z6 z* b0 F+ l: H4 w% s4 v
7 H" T* n8 U4 G這兩條的話呢, 如果沒有意外的話,
* d- g5 _$ T! l9 C* q! q9 M. t9 e其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
, c/ w6 u: L% @* H所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.

: W9 I- u" K9 Z) ^最後補充一點點東西...
看您發問時候的問題排版, ERC那條排在最上面,
所以我猜有這幾種情況:
' R  w* Z/ D2 F' v9 v1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
7 P4 Q5 H+ N  c; O
. n7 ~! y# W2 A$ N+ |6 ^; y一點點經驗, 希望有幫上您的忙!!