一些Layout的問題

Oo海闊天空oO

請問各位業界或是Layout達人們...

2 ]4 h8 d: U8 ]4 R; q有幾個LAYOUT的問題...一直在我心中是一個問號...
( ~. H* K& B3 v5 X
" l; [1 `% U# r5 g1.在LAYOUT時..直接用Metal2跨越一顆MOS上的每一層..(包含Poly, diff)
8 s3 j% e* m& f6 A" f4 M- Z   會有什麼影響??

/ F' o1 H3 U! ^( q( L# c" |  k因為在平常我們畫的時候..都會覺得這樣不好...一定會盡量避免..
6 q% k- ?3 B4 j但是在詢問過業界的幾位資深LAYOUT工程師...
0 R/ w7 O  Z4 ?: n他們都很大方的跨過去...
所以到底...跨過去真的會有很大的影響嗎??
9 w0 N7 V1 m5 v9 {3 u; }0 x
2.在畫GUARD RING時,有P跟N的畫法...
+ q) s4 W) O; Q' a   假設兩層都畫...那是否有誰在內圈誰在外圈的順序??
' y" u: B2 d- u- [   或是順序都沒差??
% f* ~0 d+ F# v) O   另外就是..真的有必要化到兩層嗎??

, }. Z9 G/ z6 W9 O6 r5 r$ x2 F3.在畫並連的BJT時,很多嚴討會的講義都會教說..畫成九宮格..或是正方形畫法.
3 H# X4 d& b& a( ]6 I+ X( L   特別是在設計bandgap時,將BJT設計成8:1,layout時畫成九宮格..
   但是最近聽某個公司的主管說..這種話法並不是最好的..
   那請問哪種畫法比較好??

endonelee

任二層都會有電容的存在，跨過這個mos會有影響，問RD吧看他們的設計是不是能容許這些電容。
& V7 a! p) x9 ?( r1 [' i
BJT畫1:8的做法是為了matching 通常外面再加一圈BJT做Dummy，會是一個5x5的方塊，儘量減少在製程上造成的差異。
& G  c" k) C2 p% }; b; C
關於ring個人是習慣在內圈用跟被包的block同電位的，就像Pmos用Nring。

小朱仔

1.在LAYOUT時..直接用Metal2跨越一顆MOS上的每一層..(包含Poly, diff)
   會有什麼影響??

" b) o( V: a, w# b  Q( S+ k在類比電路會產生雜散電容電阻不宜跨越,但在數位電路較不會影響
1 w6 ]9 [: @( h% l; u
2.在畫GUARD RING時,有P跟N的畫法...
2 T% ^& N) \8 _6 _1 `) t   假設兩層都畫...那是否有誰在內圈誰在外圈的順序??
2 l5 |  @: Y) j) z) a* ?* ^   或是順序都沒差??
   另外就是..真的有必要化到兩層嗎??
; a+ g0 Q6 H% N+ r
& A( d+ K) e9 {' k個人常用做法是Nwell Ring再外當壕溝阻隔其他Noise以防干擾,並再GUARD RING下加入MOS電容效果更好

3.在畫並連的BJT時,很多嚴討會的講義都會教說..畫成九宮格..或是正方形畫法.
   特別是在設計bandgap時,將BJT設計成8:1,layout時畫成九宮格..
" ^; ]' F7 [; \9 o   但是最近聽某個公司的主管說..這種話法並不是最好的..
   那請問哪種畫法比較好??

  I2 Q" `( t$ D3 C這個問題無法答覆因為目前個人也是畫九宮格對稱

monkeybad

我補充一下我的看法:

1 E1 q$ h: M7 w( q  _. C& \6 t7 X1.在LAYOUT時..直接用Metal2跨越一顆MOS上的每一層..(包含Poly, diff)
   會有什麼影響??
, y! q. K! z# i" `* v
' s5 V4 M4 I; P1 \* m你們資深的Layout工程師跨的的MOS應該是不重要的 例如數位的MOS之類的
' h. O& {$ ]9 S; o, D; o1 l1 j, t類比的MOS在上面跨Metal基本上是不好的 除了雜散電容增加外
' B; e/ l* X% n" s9 D5 Z5 X* e7 @6 D因為Metal本身電壓的訊號會去干擾到Poly電壓 然後就干擾到類比MOS的運作

2.在畫GUARD RING時,有P跟N的畫法...
+ t( G9 T1 }# o   假設兩層都畫...那是否有誰在內圈誰在外圈的順序??
2 V* ~  l) x; K0 f/ d1 o4 y   或是順序都沒差??
5 o1 u- d( f+ h) P* c   另外就是..真的有必要化到兩層嗎??

- V) j$ h. b( u真的是很care noise的話就可以畫兩層 例如很敏感的元件如VCO等等
聽我們主管講是說兩層 一層P一層N 一個是吸電洞 一個是吸電子
) ^; y; S4 n' @" v通常NWELL圍在外面當護城河 所以就是N在外面

另外請問一下小朱仔說的GUARD RING下加MOS電容是什麼意思呀

skeepy

1.
; W9 _" |& [  ^7 @+ S以類比來說要看跨在哪些device上,若是pmos or nmos電容是可以,其他的比較不建議.

/ `5 Z+ G. l" J2.
, i, j, ?% k$ Z, U# }( O$ Y要看是否為pmos或是nmos, 以pmos而言要用nring,nmos則是pring,為防止latch-up則應可能
9 P! S4 R" [7 m% ^; f的一整圈ring起來,何時會用到double guardring,當mos drain端見到pad,以經驗來說加寬pring比較有好的阻隔效果,以cap來隔只是將mos間距離拉大而已或是充分利用空間放cap.
$ y2 l- m7 V: ?* q; H
3.
. r& ~7 e2 |7 W" R8:1或是24:1是比較通用的畫法,也沒聽過會有什麼樣的問題發生,會有問題發生要看九宮格內的nw是劃成一大塊或是分成九塊.

m851055

1.在LAYOUT時..直接用Metal2跨越一顆MOS上的每一層..(包含Poly, diff)
   會有什麼影響??
( `  v7 ^& y6 Z8 G# H- f
-->在RF及analog時才須特別注意，一般CMOS差異極小。

% F: f4 k; [6 z+ q! D2.在畫GUARD RING時,有P跟N的畫法...
   
, D1 l5 T/ Q' N. j-->PMOS N-ring在裡面P-ring在外面
    NMOS則顛倒

0 U5 w4 x( C& i3.在畫並連的BJT時,很多嚴討會的講義都會教說..畫成九宮格..或是正方形畫法.
   特
* \9 P5 G2 G- d3 M; I* n
因為現行代工廠只提供正方形劃法之spice model，所以不是不能畫其他形狀，而是你沒有其他形狀之model，所以designer會跟layout說要畫正方形。
: M" n; b, L% q1 K1 V& @
所以不是不能畫，而是沒有model，代工廠不保證會動作。

Oo海闊天空oO

原帖由 m851055 於 2007-9-3 08:09 PM 發表
5 e1 P( p" u% W- Q, c1.在LAYOUT時..直接用Metal2跨越一顆MOS上的每一層..(包含Poly, diff)
   會有什麼影響??
% o+ t: E7 Q4 i) e/ T2 X
: `+ M5 g& j. q7 Z6 B3 }-->在RF及analog時才須特別注意，一般CMOS差異極小。

& @0 u; o+ p/ ^1 h% ^0 t* ]' z2.在畫GUARD RING時,有P跟N的畫法...
   
( {- T) J& W( j5 }. y3 N8 D+ R-->PMOS N-rin ...

這位大大可能有些誤會...
, ~$ a* Y0 o2 M) rBJT的畫法當然是正方形的沒錯..
我們說的是...9顆BJT的擺法...
9 B% b# {' G* Z把九個正方形排成九宮格形式..
或是其他形式...哪種會比較好..

blueskyinair

原帖由 skeepy 於 2007-9-3 03:38 PM 發表
3.
. `0 C6 R2 H* A3 F8:1或是24:1是比較通用的畫法,也沒聽過會有什麼樣的問題發生,會有問題發生要看九宮格內的nw是劃成一大塊或是分成九塊.
( H. S3 ?% G" s0 n$ M) Z/ `

請問一下nw是劃成一大塊或是分成九塊會有什麼問題發生?
* |  \* Q$ M: k, v/ t) Z- X一般nw是劃成一大塊或是分成九塊呢?
' x" j% y$ A( o3 Z- Y$ V+ I& m  D1 M" c優缺點為何?
謝謝

skeepy

原帖由 blueskyinair 於 2007-9-4 01:49 AM 發表


+ X* Z' }4 b) `4 O, |- c: t* {請問一下nw是劃成一大塊或是分成九塊會有什麼問題發生?
) b0 ~; w' j* a: q4 W+ p; ^7 v5 j一般nw是劃成一大塊或是分成九塊呢?
' s* Z$ x' b  }. C7 k優缺點為何?
謝謝

& K% R* ]; k  m* @
這是以往的經驗得知的,以前曾劃成一大塊,量測後有漏電,
* w+ [1 \5 w% E) N# d現在一般都區分成九小塊.

finster

我是以類比電路設計工程師的角度來回答幾個問題
2 r/ ^; @! }  H) V3 k6 }# j! s' M* B
! B4 C$ o3 h& T/ O' t) D1.在LAYOUT時..直接用Metal2跨越一顆MOS上的每一層..(包含Poly, diff)會有什麼影響??
" m1 [6 I, x. t
基本上這要看類比電路的屬性以及電路設計者的角度來決定,因為惟有設計者才最知道那些電路是最靈敏且必需小心的,例如有些地方是絕對嚴禁作跨線的動作,如VCO電路,OP Amp的input端的元件等,有些如buffer,current source等,在必需有最小的chip area size的考量下,跨線就變成不得不為的妥協作法
+ {. c( A3 N- {+ V, T' `- B- R故而,跨不跨線的決定權在類比電路設計者,如果chip出了問題,那類比電路設計者就要扛下所有責任,如果類比電路設計者要求layout作某些配合但layout卻沒有遵從,那chip出了問題就變成layout的責任了,所以,這種問題,還是問原設計者比較保險吧

% j- E8 f, }7 h* N2 W  t+ ^8 H# C" ^
9 x; K- b  V' Y( g( x3.在畫並連的BJT時,很多嚴討會的講義都會教說..畫成九宮格..或是正方形畫法.特別是在設計bandgap時,將BJT設計成8:1,layout時畫成九宮格..但是最近聽某個公司的主管說..這種話法並不是最好的..那請問哪種畫法比較好??
) \" U$ R3 M2 w+ }
依照bandgap circuit的理論推導,所需的BJT顆數是9顆為最佳的理論基礎,而9顆的BJT的畫法之中,以正方法為最佳的畫法,故而在bandgap電路中才會有九宮格的畫法之說,所以,很多教科書並沒有提及為何bandgap電路的layout畫法中,BJT要畫成正方形,只交待要畫成正方形(九宮格)是最佳的,那是因為它省略了理論推導的緣故

blueskyinair

原帖由 finster 於 2007-9-4 10:09 PM 發表
. y5 M# Q; d# m依照bandgap circuit的理論推導,所需的BJT顆數是9顆為最佳的理論基礎,而9顆的BJT的畫法之中,以正方法為最佳的畫法,故而在bandgap電路中才會有九宮格的畫法之說,所以,很多教科書並沒有提及為何bandgap電路的layout畫法中,BJT要畫成正方形,只交待要畫成正方形(九宮格)是最佳的,那是因為它省略了理論推導的緣故...

: C" G( p! N6 s% t/ y
9 v9 c4 s2 p; T+ n% @4 k( k根據教課書的推導
Vref=A1*Vbe+A2*VT*lnN
; ]; d3 u! N& A' P+ LdVbe/dT=-1.5mV/K
dVT/dT=0.087mV/K
假設Vref與T無關,且A1=1
1 E; [* Z% a7 P& L+ n% E推得A2*lnN=17.2
其中並沒有說9顆BJT為最佳,甚至教課書中以31顆做為範例
. X# S6 D: L4 M9 W請問f大是在哪裡看到"BJT顆數是9顆為最佳"的理論推導呢?
) X9 b$ J3 q% z4 j! E謝謝

Oo海闊天空oO

原帖由 blueskyinair 於 2007-9-5 02:27 PM 發表
3 p2 g+ l( c; c2 E0 f
  @- v) w0 X2 |2 }. j
根據教課書的推導
0 v, H+ s! J4 E' C# {( ?Vref=A1*Vbe+A2*VT*lnN
( a" P) }& V9 Z% D+ l  r5 GdVbe/dT=-1.5mV/K
- @# R1 t' i5 I- r9 {0 V  edVT/dT=0.087mV/K
假設Vref與T無關,且A1=1
推得A2*lnN=17.2
( i4 c2 G+ B3 A: k3 u7 O其中並沒有說9顆BJT為最佳,甚至教課書中以31顆做為範例
請問f大是在哪裡看到" ...

# w  q: W' R; x  e) f/ R1 d2 u0 D其實我絕得並沒有限定說..BJT的數量一定要是8:1...
- D0 g) Q9 N2 t6 j% H但是以我自己的想法來看...
: j) v& R3 x6 F0 C. |( _畫成九宮格形式的原因..
我想大概是溫度變化會較一致....
& n6 E: |. H% H% ]9 a因為bandgap最重要的就是溫度變化的問題...
3 T+ b! o" x& F: n$ f. \用九顆...我想是最能達到matching的效果...
這是我個人的想法...
- j" U) }( G" V/ R
但是不知道副版說的理論基礎是如何

finster

我是在一篇paper中看到的,不過這篇paper不知被我放在那裡了
另外,你所引用的教課書的公式應是Razavi那本"Design of Analog CMOS Integrated Circuits"中第13章的吧
  A+ Z$ R5 z2 P( h; _& y書上是先決定BJT的顆數比,然後再求出相對應的電阻比例值,同時書上並沒有說明何者為最佳值
' k- X5 b6 V6 v( }% H我記得我看過的那篇paper是針對如何從現有的公式中,利用統計的數學運算式來決定出最佳化的bandgap電路
其中有提到BJT的比例值為8:1,且BJT的size為emitter area=10*10um^2可得到最佳的溫度係數
$ g. H& R* s+ K) G2 Q6 _# c, C: `然後依照這個比例值,再去決定相對應的電阻值,可設計出跟溫度幾近完全無關的bandgap voltage
所以,我看過不少其他家公司所設計的bandgap circuit,BJT的比例值為8:1,且size幾乎都是emitter area=10*10um^2,較少看到其他不同size的BJT
" B* D* O! ~0 D( o
8 ^- G( u, M/ v7 B, o

6 _0 ], ~: W' [  x

原帖由 blueskyinair 於 2007-9-5 02:27 PM 發表
1 p3 B; u$ {9 N9 I* h! g8 C7 J! Q
6 |# m  ]2 z! {3 Z' S9 W
2 R' `7 ]4 t, S% L: ^: F8 [0 G; m根據教課書的推導
Vref=A1*Vbe+A2*VT*lnN
/ J1 }5 B8 X  j4 v8 ?dVbe/dT=-1.5mV/K
dVT/dT=0.087mV/K
- U1 H/ V; u9 u; G假設Vref與T無關,且A1=1
推得A2*lnN=17.2
: K8 C7 Y/ q5 u5 X. O# ?% L1 G2 Y其中並沒有說9顆BJT為最佳,甚至教課書中以31顆做為範例
請問f大是在哪裡看到" ...

blueskyinair

原帖由 finster 於 2007-9-6 10:31 PM 發表
/ c  E- _! A: m. E( ^9 ?( W* {" Q+ H我是在一篇paper中看到的,不過這篇paper不知被我放在那裡了
, w* q6 [1 P2 N+ n另外,你所引用的教課書的公式應是Razavi那本"Design of Analog CMOS Integrated Circuits"中第13章的吧
書上是先決定BJT的顆數比,然後再求出相對應的電阻比例值,同時書上並沒有說明何者為最佳值
/ y. I9 C  R, l8 s我記得我看過的那篇paper是針對如何從現有的公式中,利用統計的數學運算式來決定出最佳化的bandgap電路
其中有提到BJT的比例值為8:1,且BJT的size為emitter area=10*10um^2可得到最佳的溫度係數
然後依照這個比例值,再去決定相對應的電阻值,可設計出跟溫度幾近完全無關的bandgap voltage
; u6 d" @2 V9 ]$ L. c+ k: X+ _& j所以,我看過不少其他家公司所設計的bandgap circuit,BJT的比例值為8:1,且size幾乎都是emitter area=10*10um^2,較少看到其他不同size的BJT

謝謝你的資訊,我再搜尋一下IEEE看看能不能找到你所說的這篇PAPER
使用SIZE較大的BJT,個人認為是考慮到蝕刻或離子佈植時,SIZE越大,對整體的影響程度越小,與模擬結果越能相近
) I8 o0 I! U1 W但請問
1.在layout時,是否都會使用製程廠所提供的standard cell,而不自己另外lay bjt
4 P  r" \: K, E) w5 t   因為自己lay的bjt,其特性與製程廠提供的model特性不見得相符
2.在模擬bandgap時,其中的bjt會下area這個參數嗎?
0 f* k1 A6 p4 [9 X1 e+ Y7 q   因為hspice預設的area=1,且areab=areac=area(base和collector的面積同emitter)
   如果不下,那不是不符合bjt實際各端的area嗎?
   如果要下,那area=100,areab和areac則是去量bjt gds再來決定數值,是這樣嗎?
1 |! D: ]8 f  ~; J" z謝謝

finster

我不確定現在TSMC或者UMC或者其他製程廠目前是否有提供BJT的 layout的Standard cell
5 ~4 ^3 D7 w! T2 w6 a' ^不過,就我個人的了解以及在作HSPICE simulation時所知,製程廠會提供各種標準size的BJT layout guide line和相對應的BJT SPICE Model出來
: O0 X" {* W! |使用者只要遵照製程廠所提供的layout guide line去畫BJT即可,並且製程廠會在LVS,DRC,ERC訂出相對應的commond file來check
另外,廠程廠會依照不同的BJT size作出不同的SPICE Model,所以在使用上只要呼叫其model name即可使用,例如UMC的0.5um SPICE Model
: q- z" W8 O3 Z1 V0 s2 ]3 u" M0 wpnp3  : emitter area=3*3um^2
8 }& i4 U* X, T: ^) A& xpnp5  : emitter area=5*5um^2
* H. }* F, I7 x6 n$ jpnp8  : emitter area=8*8um^2
pnp10 : emitter area=10*10um^2
pnp15 : emitter area=15*15um^2
pnp20 : emitter area=20*20um^2
pnp30 : emitter area=30*30um^2
pnp40 : emitter area=40*40um^2
# b5 N8 P0 v& g+ m選用不同的BJT size只要呼叫其相對的model name即可,如果說有8顆emitter area=10*10um^2的BJT,只要在後面加上M=8即可

/ Y# h+ K6 ?5 l+ O7 O
: e/ C' p2 e5 j, @' }8 Q

原帖由 blueskyinair 於 2007-9-7 12:25 AM 發表
0 ]$ `8 }2 V5 C3 o( T% n

謝謝你的資訊,我再搜尋一下IEEE看看能不能找到你所說的這篇PAPER
使用SIZE較大的BJT,個人認為是考慮到蝕刻或離子佈植時,SIZE越大,對整體的影響程度越小,與模擬結果越能相近
2 b/ e& B* s/ Z7 `  X但請問
1.在layout時,是否都會 ...

blueskyinair

原帖由 finster 於 2007-9-7 07:43 AM 發表
3 K' b4 x& B8 t$ G% A我不確定現在TSMC或者UMC或者其他製程廠目前是否有提供BJT的 layout的Standard cell
" `  ]. ?; Z5 L9 }3 u: ^不過,就我個人的了解以及在作HSPICE simulation時所知,製程廠會提供各種標準size的BJT layout guide line和相對應的BJT SPI ...

我了解BJT的模擬方法,但會提出第二個問題,就像是模擬一個MOS我們給D,G,S,B四個節點加上W,L,M就能進行模擬
但是如果加上AD,AS,PD,PS等參數,則模擬出來的數值會更符合實際,可是在模擬上常因為偷懶或不清楚相對應數值,而忽略上述四項參數
5 z+ [* Z4 z" v: [/ g, M+ ~& L因此我在想BJT的AREA參數是否有引入模擬的必要,如果引入是否會使模擬更符合實際,如果引入但確切的數值會是多少
" ^' o* @. M& @# ~& j& Y
另外您之前提到有paper提出方法證明出10*10與1:8為最理想
8 w0 p" s2 ~* u0 J' b2 y. Z- x我找了一下IEEE但是沒有找到,希為您哪天能找出來提供給我研究看看
; r. ]0 w+ K3 m' `1 s! Y我涉獵的BANDGAP論文不多,但大多的論文提出的bjt比值都不是1:8,有的是1:64甚至1:100
當然它們會有如此懸殊的比例是有設計上特殊的考量,也非業界在performance/cost的考量下能採用的作法
; z6 k: c& o" l另外,請問該篇paper是否有比較出10*10比20*20甚或50*50都要好呢?

- S5 z! k- G3 V謝謝

finster

附件檔是我所找到的其中一篇,我節錄了其中一段下來,有興趣的可以看看
/ M/ H$ m: B6 o0 t3 H. B: gLaser trimming can be used to optimize the performance of bandgap voltage references, but it is a costly procedure. As a result, layouts on both BJTs and resistors should be well planned and designed so that consistent performance can be maintained with minimum need of trimming in mass productions. Better matching can be achieved by a common-centroid layout [6], [7]. In Fig. 4(a), there shows two matched BJTs in a ratio of 1:8 as shown. In the figure, N = 8 is chosen and all BJTs are placed closely. N, in fact, can be 24, 48 or even 80 as these integers can be used to obtain common-centroid structures. However, a large value of N is not preferred as the separation of devices increases, and this will introduce more errors. Moreover, as shown in (l), there is no significant increase on the ln(w fimction when N increases.
( d. w* A7 q( e) i/ r9 u
+ w! X" ^/ Z- }; z/ B4 V至於另外一篇有探討到emitter area=10*10um^2的BJT的比較,因為年代有點久,我還得再找找,我印象中有幾組不同size的比較,至於有沒有比較出10*10比20*20甚或50*50的值,我不敢說有或者沒有

再回答一下問題
在我作過的Bandgap circuit中,曾下過UMC和MXIC以及Charter,在作post-sim時,抽完LPE的BJT參數和沒抽之前是一樣的,而這表示其實製程廠對於在CMOS製程裡對於BJT並沒有辦法作太多的寄生效應出來,所以所抽出來的LPE才沒有太多的參數,故而製程廠所提供的SPICE Model準不準就變成是一個很重要的課題了
0 a4 {4 f% |0 @5 r0 ?* O再者,在CMOS製程裡,主要元件為MOSFET,理所當然在MOSFET所抽出來的寄生效應會比較多參數可供參考,如果是在BiCMOS製程,我想BJT所抽出來的LPE參數應該會多很多吧
) f/ H2 i  E( G/ X; c2 y
最後,我曾和製程工程師以及一些資深電路設計者談過,在CMOS製程裡作出BJT,那是一種近似的BJT,而在Bandgap circuit中,我們要用的是BJT對溫度的變化,而不是BJT的電流特性,故而在設計Bandgap circuit中,所在意的是溫度與電壓變化對於Bandgap voltage所造成的影響有多少,所以,在SPICE Model中的BJT,主要看其溫度係數變化參數而不在意其電流增益,所以,很多BJT參數是可以被忽略不計的

blueskyinair

原帖由 finster 於 2007-9-10 01:05 AM 發表
! ^4 Q( f) ^8 v0 ?至於另外一篇有探討到emitter area=10*10um^2的BJT的比較,因為年代有點久,我還得再找找,我印象中有幾組不同size的比較,至於有沒有比較出10*10比20*20甚或50*50的值,我不敢說有或者沒有

- S3 O4 z- R9 H8 Z9 S& i9 C再回答一下問題
在我作過的Bandgap circuit中,曾下過UMC和MXIC以及Charter,在作post-sim時,抽完LPE的BJT參數和沒抽之前是一樣的,而這表示其實製程廠對於在CMOS製程裡對於BJT並沒有辦法作太多的寄生效應出來,所以所抽出來的LPE才沒有太多的參數,故而製程廠所提供的SPICE Model準不準就變成是一個很重要的課題了
再者,在CMOS製程裡,主要元件為MOSFET,理所當然在MOSFET所抽出來的寄生效應會比較多參數可供參考,如果是在BiCMOS製程,我想BJT所抽出來的LPE參數應該會多很多吧
  B( k0 w' K/ C( n) t2 t0 V
( W( d7 r& G/ n# v  P最後,我曾和製程工程師以及一些資深電路設計者談過,在CMOS製程裡作出BJT,那是一種近似的BJT,而在Bandgap circuit中,我們要用的是BJT對溫度的變化,而不是BJT的電流特性,故而在設計Bandgap circuit中,所在意的是溫度與電壓變化對於Bandgap voltage所造成的影響有多少,所以,在SPICE Model中的BJT,主要看其溫度係數變化參數而不在意其電流增益,所以,很多BJT參數是可以被忽略不計的

, E- ~+ L& S" Y
關於1:8的問題,附件檔這篇之前板上有分享,所以我有大略的看過
" A5 E) Q( w- f4 E& w比較不清楚的部份在於它說當N增加時會增加更多的error,卻沒有說明發生的理由與增加多少時此error的程度有多嚴重
9 B- }8 y: s9 _% i! k5 |在A CMOS Bandgap Reference Circuit with Sub-1V Operation這篇中是使用1:100
在A sub-1-V 15-ppm °C CMOS bandgap voltage reference without requiring low threshold voltage device這篇中是使用1:64
+ K; O: s+ ~7 f: r% E4 B/ @/ n" @
% N: ^' N4 G# E( e關於size的問題,我想知道的是10*10是不是當時比較的幾個bjt中最大的size
9 J1 n: ^/ N% n5 Z, [1 m  b" ?8 d如果是,比較好解釋;如果不是,我想知道原因為何

至於bjt在lpe後並沒有抽出額外的參數,我想應該不能解釋成製程廠無法作出bjt的寄生效應
因為以電阻來說,在lpe後電阻也同樣抽不出tc1,tc2,vc1,vc2,但這些數值卻是spice model中有明確定義的

) l4 S& }. W2 e! V+ K- s6 W至於area這個參數要不要設,我是從以前就沒看過有人在設
) r; s9 v; h1 W只是最近忽然看到hspice manual而想到這個問題

jackhung

針對第3個問題BJT 1:8 提出個人的一點經驗
$ i1 d" m9 r6 L  ]! ?9 Z$ r之前做bandgap 的design 說,要化成正方形的原因 是跟製程廠的製程漂移有關,道理和MOS旁邊要加DUMMY依樣,為了讓BJT的每一邊都有相同的製程效應四周和中間的BJT一樣,最好再加上BJT DUMMY.

ynru12

應該是要看設計出來的電路，是否容不容許這樣子做!!!
5 X% X& h3 X- y& x如果RD容許的話，你就大大方方的這樣子做吧!!