關於PrimePower的問題

day766

想用PrimePower來測模擬耗電量，所以要先用Design Vision來Synthesis並產生VCD檔後，才能被PrimePower讀取，請問這是對的嗎？
% Q  K4 Z* H' f3 U
另外，要在Design Vision產生VCD檔，必須在testbench的檔案中加上.dump的語句。我的問題是，

9 t  B% j& M- C; X請問在Verilog跟VHDL這兩種語言的檔案上，分別要怎麼加這個.dump的描述呢？(不知道要寫些什麼)

tommywgt

"沒聲"在嗎?
有空的話幫回一下吧!

masonchung

這是用來做gate-level的Power的模擬
6 O1 F% a' ?2 Z/ ?所以要先用Design Vision來Synthesis並產生VCD檔後加上 gate-level netlist 才能被PrimePower 分析
$ T& p" ]; i8 T2 k& A) y, m
3 [" m/ }9 P3 q. L3 g' _' S) hVerilog dump VCD :
* a7 r% C2 q: O, }* o2 v
initial
  begin
    $dumpfile("dut.vcd");
2 a- y6 B2 b3 r3 D    $dumpvars;
  end

Cappuccino

若用VHDL的話，可以不用在testbench加dump敘述
9 g- N3 K/ ~- R% |- t9 J3 i/ u以用modelsim跑模擬為例，可直接在modelsim的run file裡加以下敘述
好處是不需要更改原來的testbench
& y5 [: p; U5 b) {8 @' g/ q有點久沒用了，如果寫錯還請多多包涵

Ex.   run.do

vsim -t 1ps work.tb
Dumpfile design.vcd   (或vcd file design.vcd)
4 ~/ o! a5 k3 c: U# Z! qDumpvars 1, /tb
" o3 C; g3 i. R) {0 q) JDumpvars 2, /tb/design

masonchung

這裡有一段 VHDL TB 可以產生 dump file
: l9 @& J1 w8 R$ `# D7 V3 y( z% h! L
use std.textio.all;
4 x5 \2 F6 Q8 K' }, X! Z4 c% |use work.string.all;
architecture tb of test is
   file io_file: TEXT open WRITE_MODE is “sim_res.dump”;
# r$ ?, m6 K2 G; \$ |begin
     writing_sims: process
# x' F* S( B6 c+ [7 j% J2 D6 j3 y         variable buf: LINE; -- predefined access type in TEXTIO
     begin
         WRITE(buf, “Simulation results:”);
  r5 h: n( I# n         WRITELINE(io_file, buf);
         loop
             wait on CLK;  -- loop execution on every clock edge
             WRITE(buf, “Current time = “);
             WRITE(buf, finish_clk);  -- current simulation time
- T1 ^2 P% E3 l! p; v* t5 b4 F             WRITE(buf, “, clock = “);
3 M; J  F$ |5 u& ?; O5 Z0 [% v             WRITE(buf, clk);
: A$ l; K3 o; ~             WRITE(buf, “, in1 = “);
0 r* _/ Y% g8 L3 ~6 Z$ V             WRITE(buf, in1);   -- integer type
  U& q/ W6 B; Q& J3 V             WRITE(buf, “, out1 = “);
) q' H* ?: P5 o  l  g, I             WRITE(buf, out1); -- bit_vector type
             WRITELINE(io_file, buf); -- write line to output file
4 K2 [8 x# k, z% }* u% N# \$ q- D        end loop;
, O) T8 H6 I- Y: D% u7 i- q$ f    end process writing_sims;
! k; `2 y2 ?9 C- w5 H  Mend tb;

jason_lin

Xilinx針對試算Power有提供自動產生VCD,不知是不是你們要的.
  z/ k# o0 g7 W0 v3 l; ?, h: d此方法不需寫code,只要寫test banch就好了.
: g- @' g& k' o/ c2 {, j7 x; GXilinx試算Power方法是由模擬後產生VCD file,然後再參考VCD file由Xpower軟體幫你自動算出,要算出最準的Power,則要仔細寫test banch去模擬.
產生VCD方法如下:
' p1 [' B% l. \: T) y& O* E  q
2 j# s9 k7 ^% s+ C/ n# S............糟糕......我不會貼圖ㄝ.....
我把方法做成一個圖片,圖貼不上去,需要的人傳短消息給我,我再寄給你們囉^___^

jason_lin

補充一下^^
是使用ISE自動產生VCD檔,不需用語法去產生.

tommywgt

"沒聲" 感謝你的標準答案
  X$ @: c8 b4 `" m另外也感謝其他人的回覆跟補充