請問那裡有op amp的layout圖及反相器各材質間關係的介紹

君婷

因為學校教我們第一次畫反相器時，各層材質之間的關係 是由學長帶 並且學長自已本身就講的就是非常的馬馬虎虎不是很清楚。
" e8 v. ]' ]) p5 w' |6 `$ Y而畫過反相器後 我們才知道1棵cmos 原來就是要這樣畫都已記憶了畫法，但如果等到工作面試要詳細介紹各層材質間的關係及各材質是
/ s% k( K0 V5 M# p7 ~什麼? 這點 我就非常擔心了!因為已把結構就像畫圖一樣記起來 一棵n型或p型電晶體固定就是要這樣畫早變成記憶 。
+ H* m9 j! p9 r0 E7 H所以請問那裡有資訊有特別介紹關係嗎?
5 m3 P8 l, q8 p4 E0 m% A" ]$ h, r還有另外那裡有op amp的schematic圖及layout圖
7 v- S. K0 C, t/ K& d小妹我手邊的書並沒介紹到op為例子的圖 ，但想要問一下 先進們網站上那裡有提供 麻煩一下謝謝^^
# y/ Z; g6 c$ Z8 C(另外含有介紹op amp各層材質間的結構，這樣才好記憶這元件畫法)

[ 本帖最後由 君婷 於 2007-8-20 03:50 PM 編輯 ]

Oo海闊天空oO

我想~~
每個電路的LAYOUT都沒有所謂的固定畫法
全憑個人的經驗和熟悉怎樣的畫法~~
8 @; }0 [! a& w因此所謂的反向器畫法~~
7 F$ w0 |3 b; d  L7 n" w0 M1 K也並不一定要遵照講義上的畫法
只要是面積小..寄生效應可以降到最低..
就是好的畫法..

4 f% m& h9 r' t9 J8 P# D" S如果要參考的話...
& [6 U6 ^) @# H
" W* S1 |7 ^  u$ O下面有一篇矽拓科技的LAYOUT研討會電子檔
9 m4 b, J; U2 F可以提供給您參考..
裡面有比較常用的排法...
但是還是要說...
那些排法並非固定...
3 A& O2 M  v# ]1 y/ f4 y/ z8 x2 q但是入門時...必定是照著別人的畫法..
熟悉之後...只要了解如何避免或降低寄生效應..
1 ~+ m0 V% m+ Z$ A& l& R7 s- \8 z相信您可以發展出自己熟悉的畫法

[ 本帖最後由 jiming 於 2007-8-23 08:52 AM 編輯 ]

smilodon

As a senior layout engineer, i would like to say something

5 O" E7 e1 Z( F0 e8 RBasiclly, you can study the standard cell layout of TSMC or other foundries, which are common layout style. Indeed, in analog layout, more expirence are needed, what you need is just a practical project

君婷

了解如何避免或降低寄生效應 乃是畫各元件主要目的 ，原來如此...
所以各公司都有自已要求的畫法是吧^^
% Q9 ]- F: S5 m至於樓下那位的建議似乎 我自已也常對人說 好像有說與沒說完全一樣，提供一點點思考方向也沒有! 還是謝謝這位資深佈局工程師的建議   3q

m851055

你應該想問各層間的關係吧

NMOS從P-sub 開始-->Active--> N+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2

( u- j* e# u! C" o# L0 }PMOS從NWell 開始--> Active-->P+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2
0 t0 C: [* ?( Y& L

4 T% z; `" q6 ^9 U6 K; V! Jconnect (Poly,Metal1,PolyContact)
connect (N+ Active,Metal1,ActiveContact)
* G# @. j1 t% b) J) \7 ]$ O" Yconnect (P+ Active,Metal1,ActiveContact)
/ y8 ^& Y3 V3 X5 vconnect (Metal2,Metal1,Via1)

( |4 A: N( N+ @6 \. \) j9 s' e只要熟析剖面圖上述就可知道了，不用去背。
另外你是畫layout，不會考材質啦

以上是相關資料供您參考

world776

您好，我最近学习版图也碰到不少问题，想向工作过的人请教。
/ G" z- L" |+ b2 k7 w' @延着哪个问题
CB  CBD UBM RPO NTN PLMIDE FUSE DNW VTMP VTMN RHI分别是什么层。
/ h% D8 x9 g8 H一直没搞明白。希望能不吝赐教。

m851055

CB-->指的是PAD layer，一般作為Bonding PAD的定義範圍，且為倒數2層metal的連接孔。
UBM-->一般只的是最上層金屬，或為Au targe。
Fuse-->ㄧ般用poly1 poly2 或metal
' i( `4 `( \3 I/ k3 g/ lVTMP-->為PMOS 用的參雜
; q0 b! V( U. HVTMN-->為NMOS 用的參雜

m851055

想到2個

. z) \# Y- f0 ^6 `0 t( f% m  X: eRPO--> 我看過是指Poly電阻一般用Poly2
DNW-->指的是deep Nwell(深層的NWell)

world776

太感谢了

smilodon

看来我的回答另大家不满意啊 那我再详细说一下我的想法啦：
% L4 u% f+ F9 }8 D) p; Y& O8 D
- K- s1 g+ i* H; Z' o如果只是简单的学习layout的流程，那么可以找一个实际的工艺，至少要有工艺文件也就是technology file，在这个文件里你可以看到工艺包含的layer；还有如果要画一个可以生产的layout，那么还需要design rules manual；最后需要的就是verification tools and rules了

楼主问到的问题可以去：www.edaboard.com

$ a. ~, U% Q! d7 p- \那是一个不错的论坛，你可以search到很多有用的资料
! y8 ^: z# P2 v' n& ^8 C
; m" M. r& N  y3 e8 F) w

SANSUI0304

謝謝你的資料,但是我的閱讀權限太小不過還是謝謝您了

m851055

jianping  ?????
! c0 X" Y" X& n, N7 l' y+ I, {
評分很奇怪，看不出哪裡是Good answer!

yueluofenghen

好多自己不知道或者不熟悉的东西，                                 
谢谢大家了

stu0804

Layout的學問真是深不可測,沒有進入這領域,不知其中奧妙

a090426657

電路都可以利用到最少空間不是那麼簡單耶

yhchang

我也無法了解 11樓的回覆  Why 可以得到
+ c" e! @- `5 a0 e這麼多的感謝  與這麼多的RDB ???
  }. Q7 g- J6 j. E. S& v* d9 p
依我來看  3樓的回覆算是很好的建議
- s  o  }9 Z  I0 a1 [9 b6 ETSMC的 Cell Library其實也是經過 精簡再精簡的畫法
4 q+ K( m  p8 m( L3 [+ Z入門者去參考  自然可以從不會說話的 Cell Library上
1 I) S% r; j5 R% h學習到一些有用的技巧

[ 本帖最後由 yhchang 於 2008-2-2 02:45 PM 編輯 ]

summer_hello

要在什么用户组才可以与大家共享知识呢
3 j% x/ }4 w1 F" X$ ?, S希望班组能告诉并支持我，十分感谢

maleant

我想對一個layout新手來說
0 r0 x7 U2 l2 ?( E能有更多的前人心血結晶來參考
應該能更快進入狀況內吧
- T1 f9 @  B  u$ |) l
感謝樓上幾位大大的不吝分享!

arichpanda

感謝分享好資料，可惜我沒有錢可以買= =
, w* q) B$ D/ p) `2 [錢花得太快了，又賺的太慢.....

雷迪斯

好多不知道不熟悉的東西
) Z% [* r! |/ ?8 J謝謝大家的告知
又學到了很多