請問一下關於Xilinx logic gate的關係

小朱仔

想請問一下各位使用FPGA的先進
Xilinx產品系列的容量大小是要以那個為依據才是一般要購買自己所需Design的FPGA
是System logic gate, CLB, Slices, Flip-Flop... etc..
不知道這些是否有關係式?
據小弟所知在Virtex2及Virtex4 1CLB=4Slices,而Virtex5好像是1CLB=1Slices,
; e6 ~# M9 V0 B8 O# }請各位先進給與小弟指導一下,謝謝~~

tommywgt

Virtex5
2slices = 1CLB
% W- d$ R: y7 qLUT(Loop-Up-Table) 是 6 input, 每個 LUT有2 個 output
每個 Slice 皆有 4 個 6-input LUT
% E9 z' C0 ~2 I% I  d, k每個 LUT 皆有一個 Flip-Flop
) t$ g5 H# ~, Q. o最高可達550MHz
3 S- A, B0 ?1 K- a  k6 a  i
Virtex4:
+ ^! o7 F' y0 W% d! @; c7 FLUT 是 4 input, 每個 LUT 有 1 個 output
1 CLB = 4 Slices
0 ^4 f% `: |0 D- o每個 Slice 皆有 2 個 4-input LUT
最高可達 500MHz
7 w% J2 F8 o1 y  h* Q) `" C% l
; ^4 q3 F4 L3 }6 \當要完成一個 8:1 MUX 時, 使用 LUT6 比使用 LUT4 來完成將會少用10 ~ 15 % 的 CLB
4 u2 i& j+ p/ M而且, LUT6 只需要 1級的 gluet logic, 而用 LUT4 則需要2級才能完成
平均而言, lut6的好處多多囉~~~

小朱仔

感謝tommywgt版大的解釋
8 T" ~" [/ y( }3 Z' T1 T原來Virtex5是1 CLB = 2 Slices
難怪我怎麼算都不對
9 Z$ N: e4 ?. |6 \- H' a: Q終於懂一些些了,謝謝~~
8 |1 }& c+ A. F" W3 I. I0 c

russell

用LUTs來計算,比較能知道用掉多少資源!
3 V& ]1 a( M" _! V* `( R如果是IC設計,有錢就買大一點的!驗證用的Virtex,
如果可能要量產,可以考慮cost down的LatticeFPGA,
6 p9 P% z* w& ~5 f& W. i<彥陽科技>
+ F2 o1 [2 a( K3 d$ ^4 j) Orussellhsu@pmaster.com.tw