畫電阻時為何需要考慮邊緣與彎曲的地方？

woo240

小妹又來了。
: m% L- b0 u" U9 Y5 h6 T* c這次我的問題是：
1.當在畫電阻時會以contact來連接，以做成較大的電阻，聽說contact的邊緣與電阻也有關係，要考慮進去這是為什麼？
2.當電阻彎曲時，也會使電阻產生不確定的因素，why?(如下圖)
( \7 L' Q# L  C% W, E; K/ m% H
& t8 B& s9 n2 ]+ [, @# ^3.以non-silicided poly畫電阻對Body會產生較小的寄生電容(與silicided poly相較)，why?

smilodon

原帖由 woo240 於 2007-8-20 10:30 PM 發表
6樓的樓主很謝謝你的回答
' Z5 K" b3 {6 X. d8 q- T不過又有了一個疑問
4 j- R: r4 g4 L! e$ K就是在電阻應用考量時，我們在layout中是無法做出精密的電阻值，這是要考量的其中之一
& [, N! ^3 O8 P; @( j5 j但是”小的電阻值會有較大的誤差值”
這句”小的電阻值”　我可以把它解 ...

. J: c9 ^2 D7 f7 P# T
# P" b# X, F7 X小的电阻值的理解是错误的  这句话应该理解为： 为了保证电阻值的精度范围，需要W/L 的值越大越好；另外，单个电阻是很以实现精确的电阻值的（金属电阻除外），你需要保证的只是电阻的比例而已，而这是可以通过matching 来实现的

diabol

小的電阻值應該是指面積吧
面積很小（nwell, diffusion, poly, metal）都一樣誤差大(這是指絕對值)
特別是用diffusion產生的電阻  
3 b5 {6 J9 N1 M! }  u4 G! R# C你只要知道這材料怎麼做出來…就會了解為什誤差會~這麼大~
但是相對於同一個 ic 裡的同一個材料的電阻
2 ^: F5 O  Z  c彼此的電阻比值誤差很小 ( 前提是有考慮好matching )

woo240

6樓的樓主很謝謝你的回答
不過又有了一個疑問
9 C7 b% v- h9 D就是在電阻應用考量時，我們在layout中是無法做出精密的電阻值，這是要考量的其中之一
* q2 b" W* z% ?9 U$ @7 c# E* [但是”小的電阻值會有較大的誤差值”
這句”小的電阻值”　我可以把它解釋為以哪一層次來做電阻嗎？（well, diffusion, poly, metal）
' {" c, i/ E* E; J- J1 ^) k8 P是說以metal來畫電阻的話會比用poly來畫的誤差大嗎？
如果是的話，那為何不用well做電阻呢？

Oo海闊天空oO

原帖由 woo240 於 2007-8-12 08:25 PM 發表
小妹又來了。
6 @; H) V7 _9 i, h3 m這次我的問題是：
4 \1 |( C- A/ Y& U0 m) m1.當在畫電阻時會以contact來連接，以做成較大的電阻，聽說contact的邊緣與電阻也有關係，要考慮進去這是為什麼？
8 y" r! Y8 m) ]7 @0 e. G2.當電阻彎曲時，也會使電阻產生不確定的因素，why?(如下圖 ...

Q1:當contact連接到下層的metal時,會有接面電阻..因此要考慮的應該是contact到metal間的電阻
     但因為要接contact, metal必須畫大一點..但是poly的電阻是以一口來作為計算的準則
9 g! b& k# G' Q" D- q; b% U& t8 J     雖然電阻看起來是比較大,但是在L/W都一樣的情況下,poly電阻的大小都一樣大
     例如: L/W=1/1和L/W=1.5/1.5時,兩個電阻都一樣大
     因此第一個contact接到metal,應該要考慮的是接面電阻
$ n: L1 m/ ^: h7 c: n+ A: m; e5 i
Q2:在製程時,會有所謂的邊緣擴散~
+ `0 j8 _4 D( s6 R     依照這樣轉角的電阻畫法,因為排列的不相同,
$ {# {# g3 p- q1 c  [* {1 e! q  ]  {     所以擴散的情況也會不同.
     若是轉角擴散情況嚴重,造成上下兩條直線接在一起
, r4 O  E( }/ }     整體的電阻值會變得無法預測..(以一般.35製程來說...實際下線的電阻値與劃出來的電阻值約會下降10%)
. a! B3 o, c0 A- X  f3 |     因此通常在繪製電阻時,通常會採用串聯的方式..
     分別繪製相同大小阻值的電阻串聯起來~來達到想要的電阻
  n" O: h0 W+ ^& }. g# ?3 f     這種作法,因為每一段電阻值都相同,因此可以假測變動的情況也會相同
- j* N) N; T: k  [1 g  o  M) N     但是整體而言,因為一起變動,可以把電阻的變動直降到較低的情況
& G2 B6 s9 |: o4 r0 f5 `
! c% Z2 P/ e1 z  X& M     這種轉角的電阻畫法,還有另一種缺點:
: y1 [! x# T! L     因為電子會在轉角處聚集較多的電子,因此在轉角處會較易過熱
     容易造成electromigration,也就是所謂的電子遷移..
+ R! \0 d1 x0 j* [: ^) N8 s     更簡單的來說,再轉角過熱的情況,該處的金屬容易因為過熱而斷掉或因為熱擴散造成電阻值變動
     
( \9 W) \, g. F1 w( ]! L     這兩個是轉角畫法較嚴重的問題

# t  G) n+ w# [) `" C& z
另外是Q1.bending and edge effects是低電阻係數偏愛的
這個問題,以實際的製程來說,電阻畫的越小,在製程時造成的邊緣擴散效應較低
因此電阻值畫的越小,電阻值的變動越低
換句話說,用較小尺寸的電阻做串聯時,電阻的變動會較低

m851055

原帖由 woo240 於 2007-8-16 04:59 PM 發表
小妹還有個問題
2 Q6 ?( D+ G* I2 U1.bending and edge effects是低電阻係數偏愛的
  是否說"對低阻抗而言電流擁擠與轉角的不協調是不重要的”

* _& ^) Y' V+ V- a須注意相關current density的問題......................

woo240

小妹還有個問題
1.bending and edge effects是低電阻係數偏愛的
  是否說"對低阻抗而言電流擁擠與轉角的不協調是不重要的”

priven

1. contact hole 的 edge 很容易因曝光而產生差異，曝光不足或過量，都會有形變而造成 contact面積上的變化。再者，edge 容易有爬坡問題，其所造成阻抗變動，較難估算（此為 TFT Thin Film Process 易遇到的 issue）。但就發問同學所提問內容，應是考慮 R=Rs*L/W 的式子，在 contact hole 處所代入的 W 及 L；但這有很多人作過相關研究了喔，查一下應該有數據或公式可以直接代的喔。

4 @  t2 H: L% F' Y* W" |2.同上。轉角處的電阻，印象中的數據，以方格電阻計，為一正方格的 2/3 還是 3/5 ..... 忘記了.....
" u8 y+ ]3 }' \& H* O) o5 r$ U. H
3.以下純屬猜測：是因為等阻值 Layout，non-silicided poly 佔用較小面積，而 silicided poly 需佔用較大面積嗎 ？

m851055

1、一般1個contact的resistor是固定的，可參考foundary的資料，一般L=Lm+dL，W=Wm。
) R3 M  c- }% w2、彎曲電阻的不確定性只要考慮current的流動(想像水的流動)你就知道了。
0 h3 {2 t2 [/ M3、查capacitor的公式就知道了，C=eA/d，e表示介電常數(為2個級板)，現在substrate是silicon，所以.以non-silicided poly  
& V4 ^' z) x6 l* p+ h     畫電阻對Body會產生較小的寄生電容。