畫電阻時為何需要考慮邊緣與彎曲的地方？

woo240

小妹又來了。
" x' G8 S# n3 K這次我的問題是：
; W. M1 _' Y5 i5 ?4 z1.當在畫電阻時會以contact來連接，以做成較大的電阻，聽說contact的邊緣與電阻也有關係，要考慮進去這是為什麼？
2.當電阻彎曲時，也會使電阻產生不確定的因素，why?(如下圖)
: s0 X) L) Z2 O0 M9 e" P8 p7 p
3.以non-silicided poly畫電阻對Body會產生較小的寄生電容(與silicided poly相較)，why?

m851055

1、一般1個contact的resistor是固定的，可參考foundary的資料，一般L=Lm+dL，W=Wm。
3 H$ b/ B" i- K9 ~5 r2 k9 O2、彎曲電阻的不確定性只要考慮current的流動(想像水的流動)你就知道了。
3、查capacitor的公式就知道了，C=eA/d，e表示介電常數(為2個級板)，現在substrate是silicon，所以.以non-silicided poly  
     畫電阻對Body會產生較小的寄生電容。

priven

1. contact hole 的 edge 很容易因曝光而產生差異，曝光不足或過量，都會有形變而造成 contact面積上的變化。再者，edge 容易有爬坡問題，其所造成阻抗變動，較難估算（此為 TFT Thin Film Process 易遇到的 issue）。但就發問同學所提問內容，應是考慮 R=Rs*L/W 的式子，在 contact hole 處所代入的 W 及 L；但這有很多人作過相關研究了喔，查一下應該有數據或公式可以直接代的喔。
) a$ R0 o) ]% j# v2 P- w
% D: U3 J5 U3 n, e2.同上。轉角處的電阻，印象中的數據，以方格電阻計，為一正方格的 2/3 還是 3/5 ..... 忘記了.....
& W2 O( h8 L  \% L. \. A9 V' w
3.以下純屬猜測：是因為等阻值 Layout，non-silicided poly 佔用較小面積，而 silicided poly 需佔用較大面積嗎 ？

woo240

小妹還有個問題
1.bending and edge effects是低電阻係數偏愛的
0 s1 u+ e0 ~6 U) M+ [4 g  是否說"對低阻抗而言電流擁擠與轉角的不協調是不重要的”

m851055

原帖由 woo240 於 2007-8-16 04:59 PM 發表
小妹還有個問題
  ~4 C1 z: l# _; V0 |$ `1.bending and edge effects是低電阻係數偏愛的
/ t1 R( k+ t' z# ^* I5 L/ r  是否說"對低阻抗而言電流擁擠與轉角的不協調是不重要的”

% r% K: v7 P$ }
3 ~2 w% }: ^/ c
, B) t" @8 R/ h5 I+ e* H須注意相關current density的問題......................

Oo海闊天空oO

原帖由 woo240 於 2007-8-12 08:25 PM 發表
小妹又來了。
這次我的問題是：
; U1 i0 ]& h9 V) {; a1.當在畫電阻時會以contact來連接，以做成較大的電阻，聽說contact的邊緣與電阻也有關係，要考慮進去這是為什麼？
2.當電阻彎曲時，也會使電阻產生不確定的因素，why?(如下圖 ...

& }( c5 P( [& Q, m: AQ1:當contact連接到下層的metal時,會有接面電阻..因此要考慮的應該是contact到metal間的電阻
7 h- e2 J6 h) a0 y, X4 O; e/ _9 E     但因為要接contact, metal必須畫大一點..但是poly的電阻是以一口來作為計算的準則
     雖然電阻看起來是比較大,但是在L/W都一樣的情況下,poly電阻的大小都一樣大
0 j: F# W* c$ }" N     例如: L/W=1/1和L/W=1.5/1.5時,兩個電阻都一樣大
     因此第一個contact接到metal,應該要考慮的是接面電阻

. J0 l$ s+ g& u% h, MQ2:在製程時,會有所謂的邊緣擴散~
" v: T) X1 O; T1 w, I: T! f     依照這樣轉角的電阻畫法,因為排列的不相同,
  I) B( P( r3 ^  H- H' E2 e. p     所以擴散的情況也會不同.
     若是轉角擴散情況嚴重,造成上下兩條直線接在一起
; y+ a9 p0 H) e% l     整體的電阻值會變得無法預測..(以一般.35製程來說...實際下線的電阻値與劃出來的電阻值約會下降10%)
     因此通常在繪製電阻時,通常會採用串聯的方式..
% M; n0 b* o" F) G6 t9 v7 d     分別繪製相同大小阻值的電阻串聯起來~來達到想要的電阻
' h  R8 i" \. W+ V  l     這種作法,因為每一段電阻值都相同,因此可以假測變動的情況也會相同
     但是整體而言,因為一起變動,可以把電阻的變動直降到較低的情況

     這種轉角的電阻畫法,還有另一種缺點:
& @8 w. X* Z: Z$ W& S7 N  n! R     因為電子會在轉角處聚集較多的電子,因此在轉角處會較易過熱
1 V4 W3 e0 d6 @8 y8 F     容易造成electromigration,也就是所謂的電子遷移..
% V0 B/ Z/ r5 _% X4 F7 }% W* U     更簡單的來說,再轉角過熱的情況,該處的金屬容易因為過熱而斷掉或因為熱擴散造成電阻值變動
     
     這兩個是轉角畫法較嚴重的問題
3 ]1 F: K; E6 o7 ^! D0 a

另外是Q1.bending and edge effects是低電阻係數偏愛的
這個問題,以實際的製程來說,電阻畫的越小,在製程時造成的邊緣擴散效應較低
因此電阻值畫的越小,電阻值的變動越低
' a! }7 y2 W/ j" V. R6 {換句話說,用較小尺寸的電阻做串聯時,電阻的變動會較低

woo240

6樓的樓主很謝謝你的回答
8 n( [' F3 m- p# a, w2 }0 c/ S5 A不過又有了一個疑問
0 X6 t& c: o3 m  u就是在電阻應用考量時，我們在layout中是無法做出精密的電阻值，這是要考量的其中之一
7 L7 ^" L% C8 M但是”小的電阻值會有較大的誤差值”
' c) J$ o7 k% J8 C8 i7 H& Q這句”小的電阻值”　我可以把它解釋為以哪一層次來做電阻嗎？（well, diffusion, poly, metal）
是說以metal來畫電阻的話會比用poly來畫的誤差大嗎？
+ M" C' y$ V  {5 e& f* p如果是的話，那為何不用well做電阻呢？

diabol

小的電阻值應該是指面積吧
面積很小（nwell, diffusion, poly, metal）都一樣誤差大(這是指絕對值)
: w  N1 q+ S0 s7 b2 h特別是用diffusion產生的電阻  
; F* s8 N( K: A/ _你只要知道這材料怎麼做出來…就會了解為什誤差會~這麼大~
但是相對於同一個 ic 裡的同一個材料的電阻
' N) `0 [2 I3 V6 A. k; T5 A: o2 y彼此的電阻比值誤差很小 ( 前提是有考慮好matching )

smilodon

原帖由 woo240 於 2007-8-20 10:30 PM 發表
6樓的樓主很謝謝你的回答
不過又有了一個疑問
5 l5 {! Y( f' C- k5 P就是在電阻應用考量時，我們在layout中是無法做出精密的電阻值，這是要考量的其中之一
但是”小的電阻值會有較大的誤差值”
% |5 b9 F1 w7 U/ s- F5 M; T* P這句”小的電阻值”　我可以把它解 ...

  ], Z% V, ^4 Y" V7 Q
小的电阻值的理解是错误的  这句话应该理解为： 为了保证电阻值的精度范围，需要W/L 的值越大越好；另外，单个电阻是很以实现精确的电阻值的（金属电阻除外），你需要保证的只是电阻的比例而已，而这是可以通过matching 来实现的