請教power on reset電路??

ainge

請問各位先進, power on reset電路的工作原理??
( {( R* {4 r# x# F, U. }或是有相關的資料呢?
+ @; O' ^8 r( T& U& f! h2 v. KThanks!!

monkeybad

Power-on reset have two tasks
1. Ensuring that the processor starts at a known address.
2. Hold the reset signal until three events have occurred:
(1)the system power supplies have stabilized at the appropriate level;
6 l6 p. G$ T6 T/ q% ](2) the processor’s clocks have settled;
(3) the internal registers have been properly loaded
/ K& a/ p7 n, b1 O
+ Z7 d' y4 X7 W% w; f7 s4 G電路設計難度在於通常要求非常省電(<3uA) 而且在切換電壓要求越來越低時會越來越難設計
以前舊的架構是用R C去做delay
在比較現代的IC是用OSC Clock做delay 假如在配合DFF就可以做switch debounce
& E8 ?, ]# N; n! T5 [立琦有出一顆RT9801A/B 可以參考一下 另外MAXIM也有出相關的也可以參考

4 g! p3 u; H% v我以前有設計過一顆 但是我是看很多家的datasheet自己拼湊的
4 c; q3 L( |5 ~5 E3 W7 f1 E' Q雖然規格不是完全符合但是還可以用
至於真正的電路是怎樣弄的還請有經驗的人提供一下意見吧
( e% Q% G1 h+ o5 \
# m4 D! U, v3 v) t& M大致上我的電路原理是這樣
* Z! W; i# H9 g4 J2 ^$ O( Z基本上就是 先產生一個參考電壓 通常是用bandgap去做
然後在把輸入電壓接到很多個串聯電阻做分壓
* j; T, X9 S/ I4 J1 O! [然後把電阻的分壓與bandgap電壓用一個比較器做比較 得到一個trigger的信號
這個trigger信號經過一個delay機制 delay機制是用OSC震出一個clock還有經過一連串DFF來達成delay的效果
6 t1 g; S& G! W+ t然後系統在剛開始Power on時就會送一個reset的信號
: r$ \# T5 h, i3 l5 f現在用這個trigger信號去把reset信號鬆開 (用邏輯閘去做運算就可以了)
也就是原本強制reset的信號可能是low 現在經過一段時間鬆開後便為high 然後系統就開始正常的工作了
% ]: K* V* C. z6 L5 {0 f
另外還有切換電壓時要加一些類似遲滯電壓的電路 以免電壓有noise或是不穩忽上忽下 reset就一直在那邊切來切去
) X2 |# F- ~/ h' x$ ~
1 {: Z% F' i1 E* l" n[ 本帖最後由 monkeybad 於 2007-8-3 05:01 PM 編輯 ]

sjhor

哈哈  說的很清楚唷!!
# I, H" l) N5 {# j$ F3 G  M* n5 y不過以上的電路都相當的複雜!!
若是  IC 內部所需要的 Power On Reset 電路!!
通常是簡單的RC充放電加上 有遲滯的 inverter 就可以唷!!
這個  只有在 Power On 瞬間才會吃電  其他時候都不會有電流!!
我想  如此應該就夠唷!!
: F/ S: s2 A+ g& W9 {( a( D不需要太精準的電壓轉換值和精準的 delay time 的時候非常好用唷!!
* G) b8 w) s; z1 k9 S
至於電路!  trace or 找人家的 patent 就非常多多唷!!

finster

補充一下我們自己的作法
. ?9 x- V7 g$ F6 g, ~我們也是用R-C的方式來作,不過,是用diode-connector 的MOS R和MOS C作R-C
4 t: V5 [. K5 x) T2 y1 P3 c另外,我們不用inverter,而是用schmitter trigger(中文該是翻作史密特)來取代inverter,因為Power ramp的時間在不同的系統下會有所不同,而且Power noise也是無法確定的,故而用schmitter trigger來製造出一個window,使得抗Power ramp noise會有比較好的效果
7 z9 x6 ?# u$ J2 ^0 Y再來,因為使用R-C,故而schmitter trigger的input端並不是最高電位,會使得schmitter trigger在Power supply穩定後有current在消耗,為了避免這個現象,我們會在R-C的連接端用一個weak PMOS,當Power ramp未達穩定時,這個weak PMOS為OFF,同時Power-on-Reset處在reset的情況
1 ~# J7 E( I- p0 |, `在Power ramp檼定後,Power-on-Reset處在off的情況時,weak PMOS為ON,讓R-C端拉到最高電位,使得schmitter trigger不會有任何current在消耗

klim

回復 2# monkeybad

- d8 O3 |* \' C$ M. [- w5 i
    請問您的"遲滯電壓"circuit怎麼設計?