supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
I/O device clamp ESD need to consider only tyigger voltage

請問這是為什麼?有誰願意解釋一下
6 P  R) _% ]  S8 T$ `1 `! {感激不盡

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage

ywliaob

謝謝你的解答 總算瞭解囉∼∼
再請教一下
假如已經有對VSS與VDD的ESD 保護電路
還要需power clamp電路嗎???

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
( M0 V( E/ t, M+ Q. s/ K裡做這個 device??

2 M! a3 W  E, P/ g曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
  Q9 G6 S/ r- Q可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
/ e7 t* w% |5 W. a7 `! j" B7 o% _& i一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..

寫了一堆, 不知道是不是您要問的問題...

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
+ Y( t2 D6 ^5 z$ ]$ ~經過你的解釋總算比較清楚~~
6 L4 ~9 [2 \: U3 F( t感恩~~

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
3 K& Z/ J0 B. |4 Q  E/ F8 Yfoundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
0 J9 @% L& b4 P- s" K  [5 [- l經過你的解釋總算比較清楚~~
  A8 c: z, L% I% d/ h感恩~~

7 I# d- ]3 S' Y& Y+ R
如果fab没有相关的designrule,经验值是多少？

odim

foundry的guideline基本上是1000um放一個,
1 d. M5 V) d' C, ~6 G% T6 {實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
# o  P4 E& N$ k; L' z) ~而更先進的製程進一步規定需小於1 Ohm.

ritafung

請問你們使用哪一種類型的I/O cell設計?

/ ?) W: E" @% i0 c6 @1) Local cell (PDIO + NDIO) + RC trigger clamp
8 I; v8 S3 z" }% m2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
3) Purely GGNMOS
  E( M7 L% ^/ z! z* N2 K
For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

cthsu1

看是哪一家製程
RC設計大於 100ns 小於 1us 即可
. ?# V' Q& @. U$ I, M4kV 的話  NMOS 要化大一些

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
foundry的guideline基本上是1000um放一個,
, C0 ]2 \# s5 d9 c4 y: O實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

8 A7 c  ^, K- T( `
这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
) `$ b! v. X& l/ b7 e! N9 V看是哪一家製程
RC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！