supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
I/O device clamp ESD need to consider only tyigger voltage
$ X8 m1 q1 c* P- f3 n  n& k9 D
請問這是為什麼?有誰願意解釋一下
感激不盡

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
  M3 }9 }1 Z" O' B+ l8 J1 f看是哪一家製程
RC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
9 E/ v/ P6 ?2 Z; M- N2 \foundry的guideline基本上是1000um放一個,
! l1 R% n; Q9 b& S5 O: R- p實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

( M9 u+ I' q& S7 t/ L* n
这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

cthsu1

看是哪一家製程
RC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

ritafung

請問你們使用哪一種類型的I/O cell設計?
3 U8 Z# m  G7 h% U% T/ K2 x
0 u9 W8 [! p3 A  d8 \1) Local cell (PDIO + NDIO) + RC trigger clamp
3 C5 D; P5 `3 ~2 O0 f) p2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
$ K0 J# q8 p2 R3) Purely GGNMOS

For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

odim

foundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
. e! P) I0 ?# l7 ^% O而更先進的製程進一步規定需小於1 Ohm.

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
0 u9 ^1 f3 h% M: h! o  _/ ?foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
: ]1 @, |+ d' i* j" M7 @7 f6 ]9 G8 a. f經過你的解釋總算比較清楚~~
感恩~~

& I* R- G' ^2 S& J  P8 W

如果fab没有相关的designrule,经验值是多少？

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
感恩~~

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
3 F+ l. h: i4 @, I" g: t) _裡做這個 device??

  i3 g+ q( w$ [3 F/ W% L- b: l曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
* T) O& s. O6 ?7 l8 A( d: X# [& E可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
5 N: ?, z8 v! i5 @2 e" ?5 a( {" n一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..

寫了一堆, 不知道是不是您要問的問題...

ywliaob

謝謝你的解答 總算瞭解囉∼∼
再請教一下
7 G/ U4 h% V$ q9 O8 j/ K9 P假如已經有對VSS與VDD的ESD 保護電路
還要需power clamp電路嗎???

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage