supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
I/O device clamp ESD need to consider only tyigger voltage
- O0 q3 `) Q: ?
請問這是為什麼?有誰願意解釋一下
感激不盡

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage

ywliaob

謝謝你的解答 總算瞭解囉∼∼
再請教一下
4 l; r6 j& y' J假如已經有對VSS與VDD的ESD 保護電路
6 J" D2 a1 P* C  q  G還要需power clamp電路嗎???

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
9 s0 d% F& a0 b8 S4 U) E裡做這個 device??
9 B) a; F9 @9 F3 a7 Y. U7 ^
曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
6 J" t! Z$ G. n+ w+ A+ wpower clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
4 S( e8 u& c, y) i) f3 o一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..
1 P/ n9 Y+ f' A3 Z/ U8 y8 V/ Y
+ x  \3 s3 }$ y0 ~寫了一堆, 不知道是不是您要問的問題...

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
. S/ W+ L: _% }3 u/ g, X經過你的解釋總算比較清楚~~
感恩~~

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
! B/ R, k! ~* c5 o/ }8 D感恩~~

0 v4 Q# [7 _. w& J  Z+ ~6 a0 n5 S( |如果fab没有相关的designrule,经验值是多少？

odim

foundry的guideline基本上是1000um放一個,
4 g" Q/ V4 `! e& z5 Y; F+ `& \實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
  O" F7 s( y2 v  ^: c& B而更先進的製程進一步規定需小於1 Ohm.

ritafung

請問你們使用哪一種類型的I/O cell設計?

1) Local cell (PDIO + NDIO) + RC trigger clamp
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
) h' N; z" f8 Z% ~7 E& P1 T3) Purely GGNMOS

& C! N' @. v5 _6 F' W; K; B. }For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

cthsu1

看是哪一家製程
RC設計大於 100ns 小於 1us 即可
1 @3 J! l  s; Q4kV 的話  NMOS 要化大一些

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
7 _- {2 D$ [+ y6 I6 E% ~/ sfoundry的guideline基本上是1000um放一個,
3 `( i2 n( |6 \1 x4 c) Y實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

) o" K$ U7 h0 R: ?0 D/ N! o
' Z+ V- F7 Q2 a; r0 b, [$ u0 u这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
看是哪一家製程
RC設計大於 100ns 小於 1us 即可
, {2 d( Z2 G" Y) t* v+ w4kV 的話  NMOS 要化大一些

0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
8 ]  T) j# v2 J" zLayout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！