那位大大會控制memory使用verilog

小昌昌同學

大家好：
5 K" _1 c) ^8 e7 R: x! d2 b/ p" f      我的code裡面有memory那麼我如何控制他呢？
誰可以大概寫給我之類的。D(DATA ), Q (output), WEN, OEN, CEN,這是腳位，這個是要寫在code ，
那麼test code是要一直送data的。

tommywgt

這個看起來並不是寫code的問題
前題是你要先看的懂RAM 的timming chart, 寫code只是一個實踐的動作, 而且你的問題並不清楚, 無法直接回答你, 不過你也可以上網去找一下別人寫好的coe看合不合你用

Cappuccino

從Synplify Pro reference manual節錄一些single-port RAM的verilog code，你可以參考看看
# k7 e3 X3 d: R/ j: K8 `( M雖然不是控制memory，但瞭解memory行為有助於你控制memory

The following segment of Verilog code defines the behavior of a Xilinx
single-port block RAM.

/ _9 W! g8 R  U+ g1 cmodule RAMB4_S4 (data_out, ADDR, data_in, EN, CLK, WE, RST);
$ }& t" w( h# F. Soutput[3:0] data_out;
input [7:0] ADDR;
input [3:0] data_in;
input EN, CLK, WE, RST;
reg [3:0] mem [255:0] /*synthesis syn_ramstyle="block_ram"*/;
reg [3:0] data_out;
always@(posedge CLK)
' T4 P. y& ~/ Y5 cif(EN)
if(RST == 1)
data_out <= 0;
else
begin
if(WE == 1)
# d. j! ?% y. C- ~% O! Hdata_out <= data_in;
. D3 z5 M3 n4 y7 _else
data_out <= mem[ADDR];
end
- m+ R' a* ^9 b0 D' {always @(posedge CLK)
5 y4 I5 D) N! g8 j$ O3 a  v! Zif (EN && WE) mem[ADDR] = data_in;
3 i$ `2 s+ `; ^3 W% y, ~6 hendmodule

norm

你要做的Memory是SDR SDRAM or DDR??

依照SDRAM來看的話..你應該要先做FSM..
1 [: W2 p  V8 |
4 w' T& O  d9 K0 |& i; n$ l+ O% N: N再依照FSM的狀態去寫Verilog..