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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › ncverilog仿真中的问题...
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[問題求助] ncverilog仿真中的问题...

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1#
發表於 2007-7-13 15:33:09 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在ncverilog下仿真
" P: A8 H: f2 F报如下的错4 x& o. _; r% a7 k- M
7 Q6 p- o/ K+ g- r2 s. w- T
sc_cosim.cpp:818: failed assertion `f'
# X9 P) ]2 n' I& w6 jncsim: *internal* (Unexpected signal #6 (Abort), program terminated).0 }5 _8 E3 o2 O& e0 ]3 C$ }! d
*** tbsc ERROR: TB_SIM_FAILED
  @7 _* {' O3 n! k+ c0 O# F7 r9 b0 P; Z4 M
3 U: |" t3 B  i, a2 t- m
请问,这个中断是出现在什么地方的错误??
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2#
 樓主| 發表於 2007-7-13 15:48:15 | 只看該作者
這個問題是在實例化BFM糢塊的時候,報的錯誤...
- X8 q$ X" [. W! R. R/ \" R5 {# v" V4 Z
我檢查暸很多遍BFM,沒找到原因..鬱悶..
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