關於PowerMos的Layout

小朱仔

小弟近來有個專案是做DC to DC Convertor的Layout
, U6 E. ]/ D: c: W裡面主要有一顆PowerMos Size W/L=8000/0.3
4 J% q# M, x7 W6 A2 P% m據聞Lay PowerMos主要就是Latch Up及ESD的問題
+ q% ~; _) u4 Y所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
或有參考的資料可供參考,謝謝~~

mt7344

Power MOS 這東西!!  只有靠經驗!!
9 l' G. ]2 m. Z- H8 _7 ^* l要 ESD 好就只有拉寬 Drain 端的 layout!!  --> Rdson 就會變的很差!!
這是要 trade off 的!!  所以只有靠經驗!!
+ D% I  \2 h. S7 p有一個  比較好的方法就是!!
多做一下  ""反向工程"" 看看人家賣的產品是如何 layout 的!!
這是一個  很好的學習經驗!!

skeepy

SOURCE端CONTACT TO POLY距離與DRAIN端CONTACT TO POLY距離
- H+ c2 W: `4 L0 I$ b要比基本CELL拉遠些,要多遠靠製程上的經驗值,因為MOS已經很大了無法
0 B4 x& ]9 ~5 ?2 ]/ E& }依照ESD RULES下去劃,另外考慮的是劃FINGER或是井字型,再來考慮是最
7 B; p5 h* z9 E8 @3 a上層METAL如何舖設,有PMOS和NMOS的話要考慮兩者間的LATCH-UP問題,
) e! _( O* h7 }. N* o* x( uPNMOS距離拉遠加DOUBLE RING.

vlsi5575

powerMOS我有處理過
如果size還可以接受的話,最好就是用ESD rule畫,
這必須要跟designer討論,
如果可以這樣子實現的話,
那ESD跟latch up protect就一定沒問題
也就不用擔心了
- o' ]& c6 k5 d, K( y1 F不過如果限制於面積大小,
: @* M$ F8 `" \* m那也可以把source跟drain的距離拉小一點,
2 }) H/ n' s: H) N' G甚至如果有rpo的也可以拿掉,
因為畢竟不是像PAD裡面要做ESD protect
總之就是如果designer同意的話,
討論之後就可以偷一點,只是看要怎麼偷,
方法都差不多那樣

+ _# i* L! @! y9 D5 T1 I0 X不過畫powerMOS除了MOS的架構以外,
4 U2 a; H5 `. F) y/ R$ Y最需要注意的就是要可以meet design端的current density,
這也有關於整個powerMOS array的floor-plan.
因為你在問題裡沒提到,所以我另外提一下

; A- I0 ^4 @5 u- ]: {. ~- ]小弟的淺見啦~~
, P7 N( x/ w, S" H4 |1 [如果有不對的地方還請各位先賢指教!

wiwi111

ESD 部分是不用擔心的,因MOS很大,大量電子進入時則會
很快四處洩放掉,而latch up部份只要P和Nmos 間有Dobule
gardring 則可避免了,就這麼簡單,給大家參考.......

m851055

原帖由 小朱仔 於 2007-7-5 01:55 AM 發表
小弟近來有個專案是做DC to DC Convertor的Layout
裡面主要有一顆PowerMos Size W/L=8000/0.3
據聞Lay PowerMos主要就是Latch Up及ESD的問題
5 u' [: p- {; @+ h所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
或 ...

' C5 b3 D) O/ z. j
% M% e! V  ^3 t  J
- k5 @8 y7 F$ |% o
1 D+ J2 E: |) m/ ]. \$ h% }latch up較好解決在device layout周圍畫上double guard ring。
而ESD問題一般Source端的Contact只要照rules即可，而Drain端contact則大約是source端的2-3倍。也可套用foundary之models，不過空間會較大。
另外W/L中L=0.3um國內之high voltage tech.，應該沒有相關製程，因為國內之技術較弱，高壓製程高階技術尚待建立。

bowbow99

劃井字形～
poly的L劃0.3
lvs的結果L會變大～
顆數越多會越大w1000~L就大到0.33...多
這樣lvs怎麼驗證都不對！

kerzon

回復 7# bowbow99

2 g8 u' I, A  l* {# Z
2 q+ q; [# k; J! |, m7 U    多出來的是交叉處，(紅色圈圈)，所造成的，要在驗證上忽略掉

Abel_1909

受益匪淺。。。。。。。。

lnxmj

power mos 在esd性能上还要考虑均匀性，如走线的均匀；source/drain cont的处理，drain加ballst 电阻等。可以看看esd的书籍。