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[問題求助] 如何讓 current mirror 做的比較準確?

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1#
發表於 2007-7-3 09:16:57 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
4Chipcoin
當 current mirror 呈現 1:200 的放大倍率時,( e0 t$ J9 I: A. G, t0 l) ^
且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?
' `7 E0 Q; \/ |$ [7 J+ f因為  process 變異的關係, 所以這一部分的誤差還相當大!3 Z8 ]8 f5 M: [: t5 [+ w
該如何避免?1 b7 b0 B. Q( B( Z. ^2 W
又  經過大電流  會產生高溫  此時的 current mirror 的倍率也變化相當大?, g: t% E; C8 O3 B& P. U
該如何克服?

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monkeybad + 5 值得探討的好問題!

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2#
發表於 2007-7-4 17:12:03 | 只看該作者
可以試試用casecode的方式2 M, F) l/ s; Q, A, ]" ]' \

4 Q5 K( D- n3 q$ ]: U7 l  c不過之後的layout才是重點核心的部分
" V; l; ~2 ^  N. i5 W% w5 {" q+ [2 y( }* }/ h5 c) m$ h/ |7 }' m

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3#
發表於 2007-7-4 23:18:32 | 只看該作者
1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點
; u; u+ x6 S# V- ?) D+ D( I   各channel再做1:20(1:50,2:100)4 C* @) v9 |( ~* Z+ {7 P/ D. X
2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定" H9 R+ `4 j! b& O
   calibration cycle 9 A* q4 l. A9 P- J9 `: `
3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!
) l3 R0 w/ D4 l2 {8 t4.元件的L,W 也要選安全一點的range

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Good answer!  發表於 2022-8-22 03:59 PM

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monkeybad + 3 Good answer!
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4#
 樓主| 發表於 2007-7-5 09:17:56 | 只看該作者
1. 有想過一級級的轉!! 不過每轉一次!  就會有一次的誤差!! 如此的變動率會不會太高唷!!
0 T% `) v2 R& Q* c& ^" v4 i) O2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!+ \1 p4 J5 F" p
3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!, ~2 H  q8 ?6 R+ M+ P/ i
4. Cost/Performance ratio 真的很討厭!!  又要小!  又要準!  真的好困難唷!!!!
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5#
發表於 2007-7-27 17:48:13 | 只看該作者
先把八個channel做相互做match% F% m: U! [2 _1 V
再用一顆OP取其中一個channel電壓做鎖定3 d8 T# a5 y% @- l# T0 ^  |
6 B- o) g2 ]8 P3 Q' H% z
提供一點個人意見
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6#
發表於 2007-8-23 23:25:31 | 只看該作者
這個問題在 LED driver 會常常遇到
1 l) C- Z9 k  l, C) r& x3 D. ~" r' V9 s, O- ^, i
首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制* j! H' }! H) u' r- w  Q# J/ Q* ?
然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知
/ K! h+ S! v  }. a0 n3 y% q主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]
% J6 W" h0 X; v鎖定 VDS 其中一個方法 就是使用 OPA 回授控制
) |& @) S& z" E& f另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力$ x- a2 {- I1 x
並減短設定時間
; H' t" G$ ?. N! H3 @( [
$ E" h' m7 n  ]. j' {channel 跟 channel 之間的差異定義為 bit-to-bit error
% b! A8 h/ \3 z- h) d9 |這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題+ ]* J' W! U! C$ o$ C- s" u/ i

0 q9 F; x8 N! W. f至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,
2 q* s. Y  X" T+ N9 j此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)
" V/ C  f+ S6 F! c
4 P( C1 I2 a% w2 M; e2 c, O溫度所引起的電流變化, 主要是改變了 VTH(T)( z( M+ Q- p$ I
這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小' D$ J9 c. E% o) |7 k9 u
然而, 溫度方面較麻煩的難題在於 package 的選定,
+ U( |- s5 K$ m! I( M4 r在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,
. o; W5 }! v. p* }9 {6 e9 O: f* z4 bPtotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a); F- {. I; Y( j) U* [7 F, ?
選用的 theta(j-a) 必須確保在
1 |( t+ h, `" F; g! D3 q' D- wtypical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree+ M1 p4 i8 {' z1 m" t9 z
選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal

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mt7344 + 5 Good answer!

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7#
發表於 2009-5-1 14:08:48 | 只看該作者
除了電路設計解決外,  Layout亦是關鑑  u; a# t" `' o# F. X
+ L9 t* R- G) Y8 g& m- o
1. layout 單元化(Unit) 以此單元倍增減& }( k8 p% l. @1 ^. k
2. 元件W/L盡可能最大化 W>5um, L>3um或更大
+ A' B: i7 ~. R2 g1 T% r3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...
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8#
發表於 2022-10-12 19:55:32 | 只看該作者
謝謝大大無私的分享,感恩
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