请问IC的设计流程如何

windflowerz

是否也和其他产品开发一样分为dvt,evt, pvt阶段？
  @$ k1 G% h$ F: j  |  L# V如果判断wafer的良率，还是必须等到封装之后才能作完整的测试？
+ q% n! q+ s9 t: R* t/ _那么ic的test是如何做的呢？除了测量硬件电信号之外是否也要用到JTAG和微代码？然后再用完整的平台进行测试？test case是如何设计的呢？

: U9 N4 C0 S3 F# j非常感谢：）

tommywgt

好多的問題哦...
哪位大大願意分享一下從RTL, pre SIM, scan chain, P&R, post SIM, ATPG, 這些東東完整的流程分享的一下的. 還有on wafer test跟 test on package的, 也有可能做system level test. 這些東東的差異?

給不能吃的RDB如何?

windflowerz

真是不好意思，因为完全没有做过这种工作，所以提出的问题比较大，好像很难回答
我也愿意给RDB呢

sakho

RTL->RTL-SIM -> synthesis (netlist) -> pre-SIM -> scan chain & ATPG -> P&R -> SDF -> post-SIM
2 K- ]& ^  O) }. W. k1. RTL Coding 完成 + RTL-SIM 沒問題，才做Synthesis.
2. Synthesis時，加入適當的Constraint，例CLK-tree, Input-delay, Output-delay....，而後產生出netlist
3. 用產生出的netlist+RTL-SIM的Bench跑 pre-SIM
# t' o2 A2 r8 A- f1 _4. scan chain + ATPG一起包進design中
3 G/ |$ o! _) V# o* n' E- s5  P&R Place & Route
6. 從繞好的電路中，抽出SDF
# u/ G, `: ]9 Q& r  g& k# Z7. 使用同樣的bench (RTL = Pre-SIM = post-SIM)，跑一次post-SIM

; K$ F9 ]5 c! zon wafer test : wafer出來後，尚未切割時，所做的測試。
test on package : wafer切割完成並包裝完成後，所做的測試。

6 i( ^2 J2 \5 f/ j小弟才疏學淺不知道有解答到你的問題嗎~~
3 ?. ?% h1 F6 L
0 v, t) M7 o5 `# h" s[ 本帖最後由 sakho 於 2007-8-28 10:19 PM 編輯 ]