Synopsys與Synplicity為提升高效能ASIC驗證而結盟

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兩家公司以獨特的核心競爭力 推動硬體輔助的ASIC驗證

( g' ~# w5 T9 p, f& @+ Y7 h' D5 ?. Z【台北訊，2007年6月11日】半導體設計軟體領導廠商美商新思科技（Synopsys）(納史達克：SNPS)與半導體設計與驗證軟體大廠Synplicity（納斯達克上市代號：SYNP）今日宣佈簽署一份提供雙方共同客戶驗證流程的行銷協定。根據協定條款，這兩家公司欲為ASIC設計者合作推出下一代、高效能驗證的解決方案。針對FPGA式的原型環境，Synopsys與Synplicity計畫展示兩者相輔相成的Synopsys VCS®功能驗證解決方案與Synplicity新推出的Identify® Pro軟體為系統提供完整驗證可視度。一篇宣佈Synplicity Identify Pro軟體的新聞稿也將在今日同時發佈（Synplicity發表突破性的ASIC驗證解決方案）。

Synopsys驗證平台事業群行銷副總裁George Zafiropoulos表示，「Synplicity與Synopsys專注於為ASIC設計人員改善驗證流程，雙方的合作能提供一個可提升以FPGA原型的ASIC設計之產能的解決方案。Synopsys的VCS解決方案及Synplciity的Identify Pro產品，將能讓雙方共同客戶更快速地進行FPGA原型的交互除錯。」

; H: w: M# o, p# ?# BSynplicity發展與聯盟副總裁Joe Gianelli指出，「我們相信Synplcity與Synopsys的合作將會提供一個全新的硬體輔助驗證方式。我們已與Synopsys合作六個月，以確保全新的Identify Pro軟體與Synopsys領先業界的VCS®解決方案能無縫隙地運作，並共同為高效能ASIC原型流程提供高可視度。使用此驗證流程將可讓設計者找到設計問題並除錯，否則設計問題只能在真實的操作環境 (system stimulus)時，才會被偵測到。」

Synopsys-Synplicity行銷協定授權兩家公司在彼此的產品中，連結雙方的設計工具以提供高度的整合流程。根據此項協議，Synopsys與Synplicity從雙方的公司產品組合中探索其他潛力，以共同打造下一代驗證解決方案。
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. |1 O% f8 d3 {8 o. gSynplicity與Synopsys將於6月4日至7日在美國加州聖地牙哥舉辦的2007設計自動化年會（2007 Design Automation Conference）中參展。Synopsys的展覽攤位為5278號，Synplicity的展覽攤位為 4278號，並計畫實地展示出Synplicity-Synopsys整合的ASIC原型方案。

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採用TotalRecall技術的Identify Pro為ASIC原型帶來完整可視性

/ Z2 J0 T- E7 G( Y6 d/ ?【台北訊，2007年6月12日】半導體設計與驗證軟體大廠Synplicity（納斯達克上市代號：SYNP）今日宣佈推出革命性全新的Identify® Pro ASIC驗證解決方案。以Synplicity的TotalRecall™技術為主的Identify® Pro提供設計人員應用FPGA的ASIC原型的完整可視性，讓他們以接近真實的運行速度下找出、解決並查證功能錯誤。Identify Pro軟體改善現有驗證流程的效能，如以assertion指令與模擬等方式，可大幅減少整體驗證時間，並擁有更好的驗證範圍與品質。

/ U8 N4 ^. i# ZIdentify Pro解決方案與模擬工具一起執行時，會為RTL設計代碼的分析與除錯自動連結現有的軟體模擬環境及硬體原型。Identify Pro軟體提供一個新的測試平台從應用FPGA原型的實際輸入信號(stimulus)為測試向量及原型狀態為模擬器初始值，做為模擬器之除錯操作環境，此方法給予設計人員相較於以其他ASIC驗證方式快上數倍的效能。

: U2 _5 n1 [: X$ b( H1 eSynplicity ASIC驗證行銷資深總監Juergen Jaeger表示，「Identify Pro宣告一個硬體輔助驗證新紀元的來臨，也是本公司ASIC驗證策略的基石之一。當ASIC朝向更大、更高成本及軟體導向時，設計團隊能有效率地偵測並分析錯誤是很重要的，否則直到最終晶片前，錯誤都可能偵測不到。Identify Pro軟體能讓設計人員完整看到其設計內部於FPGA原型在硬體速度運轉時的狀況，進而大幅降低風險。若有assertion或其他除錯之觸發狀況（trigger），該ASIC設計連同一個自動產生的測試平台可被上傳到模擬器進行精細的除錯與分析。Identify Pro軟體合併模擬器的可視性與原型硬體的速度，為ASIC驗證帶來一個真正的突破。」
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% f5 I3 t/ }" F9 iIdentify Pro軟體允許ASIC設計人員使用FPGA的原型系統在硬體速度進行功能驗證，並轉換至RTL設計代碼中除錯。這使得RTL設計的功能驗證比用RTL模擬器快了接近一萬倍，並且能利用「真實世界」的輸入信號(stimulus)，為網路、音訊、視訊以及所有具備大量軟體內容的設計等等的應用構成一個理想的驗證平台。Identify Pro與Synplicity的實體合成工具Synplify® Premier結合使用時，能將assertion合成至硬體中並能用assertion除錯。

/ L9 M$ R; @+ v. YIdentify Pro軟體以真實輸入信號快速達到一個觸發條件，提供在FPGA或ASIC原型中偵測錯誤的最快方法。設計上的問題轉換至FPGA線路的RTL設計代碼中的assertions與除錯功能來觸發，不會像模擬器一樣得花費數天或數週才被發現。一旦找到一個功能問題或Assertion錯誤訊號，Identify Pro工具的TotalRecall技術可轉換包括在觸發之前由使用者指定的時序週期內的訊號與狀態值，做為軟體模擬器的初始環境。完整的模組狀態與測試平台可自動匯出至RTL模擬器，使用者能夠於模擬器中，重播事件順序以修正在原本RTL設計代碼中的錯誤。對使用FPGA硬體的ASIC驗證團隊而言，Identify Pro產品是可以在設計中快速發現功能錯誤的理想驗證工具，具備了真實世界的數據及實際硬體的速度，為FPGA與ASIC設計中尋找、修正及驗證功能問題，提供了一個完整的驗證環境。

masonchung

這有點奇怪的是
若是要能放上FPGA的設計都是已經在工作站驗證過
現在設計上的問題反而是轉換至FPGA線路的RTL設計代碼中再丟回工作站除錯
; H  t" R& B  L  P) N9 Q! ^其實這應該是把assertions的觸發點與除錯功能結合而已
2 v, u8 O' d1 h「真實世界」的輸入信號(stimulus) 會回傳到工作站還真是不錯

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全新HAPS-51提供高效能及內建記憶體，以達到更快速的SoC驗證
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8 {# C* N/ J  d9 p# Q【台北訊，2007年10月2日】半導體設計及驗證軟體大廠Synplicity （納斯達克上市代號：SYNP）今日發佈名下HAPS™ (High-performance ASIC Prototyping System™)系列產品最新的新增功能，該系列中HAPS-51採用目前FPGA產業龍頭賽靈思（Xilinx）的Virtex™-5 LX330，以及內建記憶體以進行更快速的ASIC驗證，前一代的HAPS系統採用外接子版提供記憶體存取功能，最新的HAPS-51則使用位於FPGA旁的內建記憶體，因此HAPS-51可提供高效能且低成本的解決方案，並降低今日具有挑戰性的系統單晶片設計的開發時程。HAPS系統是由Synplicity的ASIC/ASSP全速驗證平台Confirma™的核心。
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% a8 U7 ~9 m& V$ R6 L! _該模組及其可延伸性的架構讓HAPS-51系統提供了許多優越特性，這套系統更是特別針對系統單晶片設計師以及軟體開發者所設計。使用這套HAPS系統時，HAPS-51使用HapsTrak標準：規範針腳輸出以及機械特性來確保不同世代的HAPS母版和子版間的相容性。FPGA和DDR2記憶體模組間的緊密連結，提供了彈性的高速記憶體存取功能，並讓HAPS-51成為一個提供嵌入式處理器以及大量軟體內容系統單晶片設計的單一驗證平台。相對於HAPS-50系統，HAPS-51提供了可編程的時脈產生器，精密的監測，以及自我測試等特性，不但有遠端參數調整、設定能力，還具備了多板堆疊或是互連功能，可支援任何大小的ASIC，ASSP，以及SoC設計。
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Synplicity硬體平台事業處總經理Lars-Eric Lundgren表示，「我們直接回應了客戶對於HAPS平台直接將FPGA連結記憶體的要求。HAPS-51系統這個獨一無二的特性結合Synplicity的FPGA合成以及除錯軟體，讓設計團隊有卓越的解決方案，驗證今日最先進、最具挑戰性的設計之功能。」

0 ^: D) n/ A  L/ c產品上市訊息
' x9 g% |* H+ P) q若需要更多的關於Synplicity的高速ASIC 原型系統(HAPS)或是Confirma平台的資訊，請參閱www.synplicity.com，或與Synplicity當地銷售人員洽詢。
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0 ?/ @; |8 F7 D. ~. I4 _: A) a0 g全球系列研討會
2007年的十月以及十一月間，晶片設計驗證以及可編程邏輯解決方案提供者Synplicity和Xilinx將會提供領導業界的設計和驗證方法，並提供有價值的資訊，協助設計者在當下或未來的設計專案中，節省時間以及金錢。若需研討會的詳盡資訊，請參閱http://www.synplicity.com/events/synplicity_xilinx_2007/
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關於HAPS
HAPS為ASIC原型中一個模組化、高成效及高擴充的FPGA系統，HAPS包含多重FPGA主機版，標準或客製化子母版，以不同方式進行以便快速組裝ASIC原型系統。快速組裝是由很多標準擴充子卡包括影像處理、記憶體和乙太網路介面、USB、PCI Express和ARM®核心模組搭配而成。更多關於HAPS的資訊，請參閱http://www.synplicity.com/products/haps/。

7 d7 [! z2 s* H  d關於Confirma
5 |3 k4 W0 ]' `- NSynplicity的Confirma平台是一個高度整合、容易使用，且應用廣泛的全速ASIC驗證流程，並大幅加速ASIC/ASSP/SoC設計功能驗證。Confirma平台包含了Certify®多重FPGA建置工具，以及HAPS™-高速ASIC原型驗證系統，還有包含了得獎的TotalRecall™技術的Identify® Pro可視性除錯軟體。當使用這套流程時，這些工具提供現今市面上最高效能的ASIC設計功能驗證平台。

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Powerful DSP Algorithm Implementation Targets Aerospace, Wireless, Telecom and Digital Multimedia Applications
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, U; L$ Y9 M( V" f2 x/ E, k+ c【Taipei, November 6, 2007】 Synplicity, Inc. (NASDAQ: SYNP), a leading supplier of innovative IC design and verification solutions, and Lattice Semiconductor (NASDAQ: LSCC), a leading supplier of FPGAs, have expanded their relationship to include delivery of a highly optimized, non-proprietary ESL synthesis flow for DSP design.  Synplicity’s Synplify® DSP software now supports the LatticeECP2MÔ and LatticeXP2Ô Field Programmable Gate Array (FPGA) devices, creating a powerful solution for DSP algorithm implementation in aerospace, wireless, telecom and digital multimedia applications.
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“After looking at other commercial alternatives, we believe that Synplify DSP support for Lattice FPGA devices offers superior efficiencies and better performance for our mutual customers,” said Stan Kopec, Lattice corporate vice president of marketing.  “The optimized DSP algorithm implementation in the Synplify DSP technology, combined with the LatticeECP2M devices’ powerful DSP blocks and massive memory, and with the Flash-based flexiFLASHÔ architecture of the LatticeXP2 family, delivers users exceptional design advantages for communication and multimedia algorithm design.”

The Lattice-Synplicity relationship leverages the distinct competencies of each company to present new and innovative solutions for DSP algorithm design.  The Synplify DSP software, Synplicity’s ESL synthesis platform, offers high-level modeling and hardware abstraction, constraint-driven algorithm synthesis into RTL and powerful system-wide optimizations for performance, area and multi-channelization tradeoff exploration.  The combination of Synplify DSP and Lattice FPGA architectures helps designers capture multi-rate DSP algorithms quickly and easily.  Designers can perform architectural exploration across multiple Lattice devices and create algorithmic IP that is highly portable and reusable, so users can easily map their DSP algorithms into any computing platform.

' E4 s  B9 C, Q$ Y6 F, {4 Y% ZAndy Haines, senior vice president of marketing for Synplicity, said, “Our strategic relationship with Lattice provides an advanced alternative to other DSP-based design tools.  Equally important, we are giving users of The MathWorks Simulink® environment, for multi-domain simulation and model-based design, a new target vendor for their FPGA designs:  Lattice.”

9 y* ?, a. O$ g$ f, K; IAccording to Haines, the expanded relationship with Lattice is expected to provide real user benefits for the implementation of DSP algorithms into silicon.  With M-Control fully integrated into the Synplify DSP library and The MathWorks Simulink environment, data type and sample rate inheritance and propagation are fully supported.  M-Control features inline debugging for supporting breakpoints and stepping into the M code.  These features greatly simplify the specification and verification of control functionality that is often integrated into DSP algorithms.  Moreover, with a comprehensive IP library of industry-standard functional blocks, such as FFTs, Viterbi decoders, DDS and CORDIC math functions, mutual customers of Lattice and Synplicity now can create designs rapidly in application-specific domains.  
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7 G/ E2 s7 n7 hSynplify DSP is also well suited for wireless algorithm design, so Lattice users can develop FPGA-based applications for digital RF/IF processing, FEC (forward error correction) and digital multimedia (audio and video) encryption, as well as high-performance computing.  Vector support in Synplify DSP dramatically reduces the effort needed to create multi-channel wireless algorithms and multi-antenna algorithms such as MIMO, video, radar and security applications.  These features enable customers to rapidly describe, verify and implement complex wireless algorithms (such as WiMAX, 802.11 a/b/g/n and DVB standards) into hardware devices.

For high-performance DSP applications, Lattice devices provide up to a 50 percent performance and 75 percent logic utilization improvement over other solutions when implementing common DSP functions.  Through advanced 90nm silicon technology, an optimized architecture and proprietary circuit design, Lattice devices reduce total solution costs by up to 30-50 percent compared to other FPGA solutions.  It is believed that these distinct advantages will promote the adoption of FPGAs within the $20 billion ASIC marketplace.

Working in conjunction with Synplicity’s Synplify, Synplify Pro and now Synplify DSP, Lattice offers a broad set of powerful tools for all design tasks including project management, IP integration, design planning and place and route, as well as in-system logic analysis for a comprehensive design solution for engineers.  
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7 a( ^, Q6 M4 B0 D6 RPricing and Availability                                                                    
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The Synplify DSP software, offering support for Lattice devices, is now available.  Pricing starts at $9,950.

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將持續投資10億元研發經費、引進65/45奈米設計軟體技術

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並加強與國內產官學研合作、協助建立半導體設計軟體自主技術

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- g% d6 {& L" _% V(台北訊) 為協助半導體產業發展先進製程設計技術，新思科技(Synopsys)決定在台灣成立「前瞻設計EDA研發中心」，並於十二月十八日(星期二)舉辦開幕酒會，這是第一次有全球頂尖的EDA公司，持續將研發資源投注在台灣市場，將藉由與台灣半導體廠商的緊密合作，協助建立台灣EDA產業自主的技術，提升台灣在激烈的全球半導體產業競賽中之優勢。
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這項開幕酒會十八日下午在台北世界貿易中心聯誼社舉行，包括經濟部長陳瑞隆等產官學研代表百餘人到場祝賀，是半導體業界近來難得的盛會，場面熱絡。新思科技台灣研發中心計畫總主持人羅升俊博士特別自美返台，與國家晶片系統設計中心、工業技術研究院系統晶片科技中心，及晶心科技(Andes Technology)等單位簽訂合作備忘錄，展開後續之合作與發展計畫。

羅升俊指出，台灣有完整的上中下游半導體ＩＣ產業供應鍊，晶圓代工的佔有率為世界第一，ＩＣ設計產業也為全球第二，但是這項產業優勢近年來已備受亞洲新興國家的挑戰，尤其是來自印度以及中國的威脅，全球資金正快速的進入這兩個市場，全球半導體廠商展開了一個新的競合趨勢，將來有可能侵蝕台灣在ＩＣ設計產業領先優勢。
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羅升俊強調，新思科技(Synopsys)響應政府推動矽導計畫，過去三年間執行「深次微米研究計畫 (Synopsys VDSM EDA R&D Center Project)」，獲得主管機關及產學研各界的高度肯定，現更積極成立「前瞻設計EDA 研發中心」，將藉由與台灣半導體廠商的緊密合作，協助建立台灣EDA產業自主的技術，確保台灣在激烈的全球半導體產業競賽中之優勢。

根據「前瞻設計EDA 研發中心」的規劃，未來三年新思科技將加強推動與國內產、官、學、研各界的合作案，協助本地廠商突破研發瓶頸。目前已規劃的合作專案包括:
(一)持續推動大學教授學術互訪交流、尖端學生培育的計畫，以及教授聯合研究等合作計畫。
/ c  N2 [9 A9 I+ @% }(二)與國家晶片中心(CIC)合作，規劃ESL與Low Power Design Flow之教育訓練課程，並支援各大學利用國家晶片中心的EDA設計環境，進行相關的課程研習及SoC設計開發。
- l$ |& T6 Z' V(三) 與工研院晶片中心(STC)合作，針對前瞻技術與先進製程進行研究，並探討技術擴散的可行性。
" B5 w6 L2 s! C; k(四)提供暑期工讀名額給國內大學相關系所，讓學生實際應用EDA設計，體驗SoC設計的過程與經驗。
(五) 與台灣主要的IC設計與製造產業進行合作研究計畫，例如與晶圓廠合作開發先進製程之 Reference Flow，並與國內IC設計公司就65/45nm或Low Power先進設計進行合作等。
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! Q; Q1 X7 f1 i0 I4 I3 f3 w) w* ~; H* X台灣新思科技總經理葉瑞斌則表示，我們將結合第一期研發中心之EDA基本整合技術成果，並持續開發適用高階製程(32nm)，涵蓋設計、製造和測試資訊及低功耗的EDA整合解決方案，以期能培養國內尖端的軟體開發與應用人才，帶動台灣突破軟體設計與應用技術的瓶頸，同時協助國內系統公司(System House)、IC設計公司(Fabless)、整合元件製造商(IDM)及晶圓生產(Foundry)與封裝測試等廠商，提升發展先進製程IC的技術能力及合作交流。
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( ]8 a/ q- ?# i在經濟部技術處的指導下，新思科技於過去三年期間在台灣投資新台幣八億元，執行深次微米研發計畫，獲得產官學研各界的高度肯定。葉瑞斌強調，藉由「前瞻設計EDA 研發中心」計畫的執行，新思科技未來三年將繼續在台灣投資新台幣10億元的經費，培育出170位的研發人才，並導入先進的65/45奈米半導體設計軟體技術，提升台灣半導體設計軟體的研發能量，使台灣在EDA軟體與IC設計應用領域上，能躍升為世界級的關鍵地位。

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2008/1/14-昕博(Synplicity)於2007年中收購ASIC原型的開發大廠HARDI Electronics AB公司後，目前巳躍居ASIC驗證市場上的龍頭地位。HARDI旗下之HAPS (High-performance ASIC Prototyping System)系列產品可立即與昕博原有的ASIC驗證產品，如Certify、Synplify Premier、Identify，以及Identify Pro等相互搭配。鈦思(TeraSoft)身為昕博於台灣區的代理商，正式引進此一高效能之ASIC原型驗證系統，以服務政府及教育單位的廣大客戶。  

HAPS系統特別針對系統單晶片設計師及軟體開發者所設計。HAPS-51提供可編程的時脈產生器，精密的監測，以及自我測試等特性，不但有遠端參數調整、設定能力，還具備多板堆疊或是互連功能，可支援任何大小的ASIC、ASSP，以及SoC設計。  
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( l2 R% H* x. f' q+ x鈦思表示，HAPS系統具備昕博的ASIC/ASSP全速驗證平台Confirma的核心，該系列中HAPS-51採用賽靈思的Virtex-5 LX330，以及內建記憶體，以進行更快速的ASIC驗證。HAPS-51提供ASIC驗證團隊一個高效能且低成本的解決方案，並降低今日具有挑戰性的系統單晶片設計的開發時程。  
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未來，ASIC的驗證工程人員可利用相關產品快速地建立數百萬閘道FPGA系統，並藉由真實世界的刺激啟動完整軟體驗證介面，達到即時驗證ASIC功能。

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ARM，CAST，Gaisler Research， Synopsys和Tensilica等關鍵的IP供應商均支持本計劃
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9 }/ c# A, T$ y! f7 d- Q* @【台北訊，2008年4月30日】半導體設計及驗證軟體大廠Synplicity（納斯達克上市代號：SYNP）在美國加州聖荷西的嵌入式系統會議上首次宣布ReadyIP計劃，這個計劃目標是著眼於簡化FPGA系統設計中IP取得、評價和使用的流程；同時，此ReadyIP計劃亦是業界第一個提供完整FPGA設計實現的通用IP整合的安全流程，現有的用戶能夠藉由使用Synplicity的業界標準整合式合成環境如Synplify Pro® 或是 Synplify® Premier的解決方案，在其FPGA設計中輕鬆實現和整合幾個不同第三方廠商的IP。
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這個ReadyIP計劃包含了若干關鍵因素，這些因素包括利用標準的IP加密技術與版權管理來簡化系統評估的過程；System Designer™是一種獨立不同的新技術並擁有整合獨立IP的功能，同時亦是Synplicity電路合成解決方案的一部份（見相關新聞稿：Synplicity推出全新System Designer：FPGA系統層級設計與IP整合工具）；利用 “只要按鈕即可啟動"的網路權限直接從Synplicity的FPGA設計環境獲得第三方供應商的IP，並利用SPIRIT Consortium的IP–XACT IP封裝格式使來自不同管道的IP能夠混合在一個系統中同時運作，當然也包括利用公司內部自行開發的IP 。
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Synplicity同時宣布其ReadyIP計劃已獲得IP供應領導廠商的認同及支持；Synplicity的合作夥伴包括ARM, CAST, Gaisler Research,和 Tensilica，在這個新的產業計劃中成為創始會員。客戶將可透過這項新計劃從這些廠商獲得經過篩選的加密IP，並可在多種不同的FPGA裝置平台上實現。
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1 c! H. N- |: c& tSynplicity認為其ReadyIP計劃是一個產業的大突破並提供一個涵蓋整個產業的標準化設計流程，其中使用IP實現在FPGA的客戶將大大受益，原因在於：1)在取得技術授權之前可試用IP。2)提高使用IP整合系統時的設計效率。3)利用標準的規範創建自己內部IP重複使用的整合流程。

% S' m2 \. E3 u. W0 |3 p1 _Synplicity資深行銷副總裁Andy Haines表示，"Synplicity的ReadyIP計劃不僅是首先提供廣泛且容易的IP獲取管道，同時也允許設計者在他們購買第三方IP之前可以很容易的測試。更重要的是，它可以讓一家公司包裝自己的IP，以安全地授權出去，進而可以重複使用系統設計且在Synplicity的ReadyIP設計流程進行。" Andy  Haines同時指出，"我們非常高興地歡迎ARM, CAST, Gaisler Research, Synopsys 和 Tensilica一起參與計劃，這不僅是因為他們是主要的IP供應商，而且還是具有前瞻性的公司，他們的支持也提高設計團隊的生產力。 "
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FPGA設計師正日益轉向利用第三方IP實現FPGA系統。現在這個ReadyIP解決方案讓這些設計師在 Synplicity的FPGA的合成開發環境下可以獲得第三方IP以及內部開發的IP，如果設計工程師選擇了Synplicity的System Designer解決方案，他將可以利用Synplicity的System Designer解決方案的功能來簡化IP整合流程。這個IP取得的功能是整合在Synplicity的綜合環境，並經由網路瀏覽器取得。有了這個簡單如"按下按鈕"的功能，用戶可輕易下載各種IP直接整合進系統合成環境進行評估與模擬。

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6 k% R% V1 B$ @( ~8 f- TGary Smith EDA的首席分析師Mary Olsson指出， "ReadyIp是一種聰明的解決方案，使用戶能夠靈活地執行設計，運用各種FPGA裝置進行最適合他的特定應用。此外，當一個新一代的製程技術與產品出現時，用戶可以很方便地進行其設計的平台轉換。Synplicity藉由創立這個獨立於廠商之外的產業標準設計流程，並獲得多數領先的IP合作夥伴支持，更確實強化這個新計劃的價值所在。”


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& {0 @: D/ E' OARM處理器產品部執行副總裁暨總經理Graham Budd表示，" Synplicity的ReadyIP計劃的獨特之處在於，它提供了FPGA設計人員高效率又容易的方式，能夠獲取到多樣市面上ARM® Cortex™-M1處理器等所提供的可能IP選項。我們相信ReadyIp不僅提供設計人員更好的用戶體驗和能力，且幫助他們更迅速更有效的完成設計，並實現在任何他們選擇的不同FPGA平台。 " 。

        
CAST的總裁Hal Barbour指出，"以標準為基礎的ReadyIP計劃帶給FPGA設計師在取得最需要IP上的全新提升。早在十五年前，我們就成為提供更有效地利用IP核心設計方法的產業先鋒，現在，我們很興奮能夠透過與Synplicity的合作幫助FPGA系統設計人員擴大他們領域的技術獨立性。"
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# ^$ G! \! O7 S7 P( hTensilica行銷及事業發展副總裁Steve Roddy表示，" Synplicity的ReadyIp提案將有助於迅速擴大FPGA設計中IP的使用，同時推動IP市場整體發展。隨著FPGA設計日趨擴大及複雜化， FPGA設計人員將更加利用IP以增加他們的設計產能。"  
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0 q$ p5 A7 [$ c; _( @6 @美商新思（Synopsys）IP及服務部門的資深行銷總監John Koeter表示，“Synplicity使用一個普遍和安全的方法來保護第三方的IP，並在協助業界加速開發和驗證複雜的SoC中，扮演關鍵的角色。隨著ReadyIP計劃，ASIC和SoC設計師有一個便捷的途徑在FPGA平台上建立其設計進行原型驗證。"

ReadyIP流程不僅支援SPIRIT Consortium的IP-XACT工業標準規格IP的整合和配置，且支持Synplicity的OpenIP加密方法，使IP供應商能夠安全地為潛在客戶和現有客戶提供IP。 Synplicity已捐贈這個加密方法給IEEE，且標準化的過程已正式由IEEE P1735工作群組執行。