在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
) n0 c8 [3 \0 @每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
而我想大家應該都能贊同這一點吧!!
6 R6 S' R' Q- H做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
. u4 m8 ?: O$ N: Y. q* e4 |在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
或者拉出來的performance不好...等等的事情.
: f9 z0 S7 p/ G4 l5 o& l2 u0 m1 N6 A. V所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
0 C+ V/ l; u+ d+ _% s1 `但是要如何才能做到周詳的計畫呢? 真的很困難耶...
( }; V- K8 }  A1 [- a: u6 H或許DRC已經算是裡面比較好的一項了,
但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
最後是改圖...基本上改圖不見得比重新畫容易...
1 r5 e2 O1 Z( \7 x% W, f受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
! y$ K& p; W0 \% v& F但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
不是每次都能遇到改小不改大的囉!!
0 O# v4 o5 y5 Z" M
' C: ^* P# O% m) m) T小小淺見, 請路過先進指導!!
$ x6 ^* K" m1 K9 V感激不盡!!

keeperv

元件 Device creation
# ^# `5 j0 h9 c6 @+ c3 W7 {/ ^基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
但是並不會佔用太多時間。
" N  I; {( v% T, A, `2 Q1 o" R排列 Placement
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
/ v6 B5 U' O! o9 F拉線 Wiring
+ B$ A6 n2 P  o+ t: r$ `/ hPlacement做的好，拉線就比較輕鬆，除非digital線太多
) n! d! L" q1 p9 WAPR又不幫忙，時常弄得頭昏眼花
DRC debug
在layout的時候就應該要避免這樣的問題
LVS debug
若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
+ X" h. V) B/ I+ |" y6 Q/ r當然有時還是會有一些LVS的問題，不過並不會花太多時間
比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
進去要改電路，結果sub circuit都找不到
3 Q9 T0 @$ ^8 A7 h整合 Chip Integration
如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
; J6 F9 m# r. s  t( X7 u一般若是好幾個人一起來，那真的要好好溝通
要是最後兜不起來就慘了:o
溝通 communication
0 c$ h/ c: M& t$ K1 \' w非常重要
: C0 g$ m0 m" ^& K1 c1 ]3 ^改圖 Re-layout
LAYOUT心中永遠的痛

# H) `* r: D/ q8 J) m* G以上...報告完畢

jauylmz

Dear 版主大大
" v! u4 j% s8 A4 o6 _9 C1 [
5 g+ ^3 ^/ O0 ?  }" F6 O- ^這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。

polymer

各位大大好
我覺得在Layout時最花時間的工作是....
) L8 ^; D% L) C4 ?, p/ I就如同keeperv大大 , 所列出來的事項 ,
幾乎每個環節都很耗時並且耗工...

majorjan

我個人是認為"排列 Placement"這部份是最花時間
- f' Z8 }% v8 j* {: U$ G- z, S而且是一定要花時間去plan每個block
) \) Q) O) \2 d8 q若能排得順, 相對拉線少、拉線距離短、面積使用就少
而且和designer之間的溝通更是不能少
designer要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
不然, 到最後只會變成忙盲茫...

jauylmz

在下的小小看法
      
  d! ~! _. S3 q5 i1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。
6 |3 M5 D/ v% e. Y  ?
8 p7 _5 c% R$ b  D3 \8 S( L2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。

3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。
5 e) |* f- C: U. c
4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔

5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
   所以 這真的是要小心。

heavy91

那我這位路過的版主可不可以問一下.....

那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....
# w* ]1 Y4 M" E& A
就只是覺得而已啦....或是時間上最長的也可以...

# s: H4 x0 S$ q2 a$ d3 l要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

就目前二大主流來說 看來是要這樣比
Laker L1   V.S   Virtuso L     
! L% x+ W: O( [( M3 VLaker L2,L3   V.S   Virtuso XL   
# ~) ?3 M9 I5 r' JLaker DDL   V.S   Virtuso GXL
7 a% t- M# D0 _) c8 t
" h2 b2 q0 w+ H$ ]2 ~2 U才分的出來。因為各有好壞吧
: o: @; @$ f5 v( I' Y2 j
[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

Oo海闊天空oO

我個人認為是排列最為麻煩....
: N4 q: Z# D( c0 `4 ]' t; \以 Virtuso 為例子...
+ O$ O; l0 X# ?0 N! Z" T) R- J: |# b排列的位置不但決定面積的大小...
更會影響到拉線的方便性...
以經驗來講...資歷夠久的人..
* d7 o/ _+ G# T, n9 I4 N4 {1 e. q0 i: c可以在排列的同時就想到接下來拉線的方便性..
% s1 R5 s& v( q  l若排列已經出來了~~接下來的拉線就不會是多大的問題..
) p4 R0 h! E3 _因此個人的意見...就是排列最需要花時間

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧

像是一開始在做DEVICE..如果有舊的電路可以參考
- O9 P  C  M# j3 u
" r" l" L  }0 c甚至可以直接套用 那當然是省事的多
5 ]- D. l8 y* S7 Q& ]
5 T( P" k& d1 C9 t3 O% }否則 還是一個個去建 感覺滿麻煩的^^"

5 M' X$ x2 V2 W# W; w  p: @而 元件排列這方面...

考慮到 拉線的便利性 面積大小 以及 電路特性等等問題

: {9 E. ?  w, H! _# i6 e5 e. H要是電路看不多 經驗有點不足
  _- B# C8 R% ^  q% @* p1 w# N+ b3 z
在排列元件上 或許會比較花腦筋吧~

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
5 G% ?' L1 @; ^. e有沒有什麽好的辦法？

superfool

我是剛入行的新手，還不太了解這些具體的東西
( t0 p2 x. H  U1 D: O6 X# {希望能跟各位大大多學習學習

yuching67

剛入門時我覺得排列零件是最頭痛的
+ h, L/ k$ k, H但日積月累後會漸漸順手,之後所遇的問題
會因產品不同lay法也不同,現在的產品變成是
拉線是的的惡夢啦...

skeepy

個人覺得的是排列,從block內的device排列就可以
* d0 c/ X" ~! q# _! `% r6 e看出這個block是扁是瘦,進而要思考對週邊其他block
2 }9 h$ Z' u: x' ~# `5 _" {的影響,也會因此考慮到chip的整合.

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
& k# c' f" N7 E7 s* k5 G0 L  {  q这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
# S: o+ I" `$ A. Lplacement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
8 G6 b. p2 R# z1 `: I/ l由不到之处请指正

peihsin

我個人覺得溝通及排列是最花腦筋的,
像零件的限制及板材的限制
都會有所影響

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
+ ~! u# D. O# K3 d,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
design rules 錯誤就不太容易發生,LVS則是接線的問題了

Winters

目前我只是學生，做過的LAYOUT數量也很少。
, a1 c  v0 r3 [所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
這個對我而言真的是滿辛苦的工作。
/ d! ^, d+ ^6 `. i5 T& l不過，找出BUG並且解決這種感覺，真的是爽阿。

a88050015

我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!