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在Layout時最花時間的工作是....

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1#
發表於 2007-5-29 14:32:13 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這些問題會隨著 "資歷" 和 "工作分配" 而有所不同,希望各位回答時可以說 小小說明一下。為什麼!!
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jiming + 3 好調查!期待好說明、好討論唷!

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2#
發表於 2007-5-29 16:13:18 | 只看該作者

我覺得喔......都要花很多時間啊......

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!" S$ |$ A0 u9 L3 [# j
每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,; _8 p$ i  g9 _, P4 v# X
而我想大家應該都能贊同這一點吧!!6 j& Q3 ?2 ]' I8 k" ~# U* ?0 B1 g
做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.. _2 e2 N7 Z( O8 r2 ~9 J
如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,8 ]& \* f5 b0 Y6 R3 v
那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
% U1 P& q( g' j3 U8 `placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.9 F7 y# X7 f! h: a& l5 _
跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;: n+ S  o7 A3 g- }8 V
在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...) f* K' t+ I+ C" Q& D" Z2 v
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
" Y" G# d7 z! w( S" a或者拉出來的performance不好...等等的事情.
' ~$ a& q) l, Z! V  `9 r, }所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好," T2 V% b8 V4 J0 ?: r* i
但是要如何才能做到周詳的計畫呢? 真的很困難耶.../ a1 v& B, P" a2 t' I
或許DRC已經算是裡面比較好的一項了,* Z& b4 s" |" R& c, k% T- F
但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
6 S. b: O8 k& `. N2 v/ F最後是改圖...基本上改圖不見得比重新畫容易...; Q4 M8 c9 l) x: F% k7 F3 z
受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
( |) O' S: O4 ?/ i  r但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,) s/ w6 R( g, E/ N
不是每次都能遇到改小不改大的囉!!3 ~) A" o) M5 W* v# U1 K
# F6 I4 S- n7 [7 `  c# D1 X' x: f
小小淺見, 請路過先進指導!!1 N! z4 _1 }; g, q* ]6 p! n. W
感激不盡!!

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jiming + 3 資深帶老手 老手帶新手

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3#
發表於 2007-5-29 22:28:13 | 只看該作者
元件 Device creation
& U' ^( G4 j8 S- N基本上都是叫出來用可以了(如果CAD夠強的話 ),除了少數特殊規格需要手動畫
  c# j2 i! a/ R+ X# S6 B' z5 d但是並不會佔用太多時間。2 X6 w8 V; W- r
排列 Placement
! \+ o, D  L4 P; A- mSUB BLOCK一般都還OK,因為擺法通常都不會有太大的差異
# F  x9 g  \6 d) p- e$ M6 M, `拉線 Wiring
% a# a5 ?/ J2 |9 A8 k  p. ~, `Placement做的好,拉線就比較輕鬆,除非digital線太多3 b& m3 C/ N# y, J# A* C9 i' d
APR又不幫忙,時常弄得頭昏眼花
* i8 i, J+ o6 b* }5 aDRC debug
; K" ?1 ~5 {" `2 f9 j在layout的時候就應該要避免這樣的問題
. e: Y2 @" L2 M! V7 uLVS debug
# m/ ]) b8 V3 Q若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
4 [4 w0 n# @! {2 p: q' c: C當然有時還是會有一些LVS的問題,不過並不會花太多時間# P! d1 V. C! D4 w
比較有趣的是,有些老手在layout驗證過後,會把hierarchy給炸掉
7 `1 O( Y9 f; P9 `" q4 k  D& M當有一天你要RE-LAYOUT的時候,TOP先來個LVS驗證OK
' o  K- m- Q, }' q4 N. ^3 G進去要改電路,結果sub circuit都找不到
" U/ s6 }. |9 }. Y整合 Chip Integration
6 k6 \: ?# _1 }& }9 M! M/ ^如果整顆CHIP都是自己來那問題比較少,因為自己做的最清楚, t$ {* G  ]% X! s
一般若是好幾個人一起來,那真的要好好溝通
; j1 |* C, ^3 X7 l要是最後兜不起來就慘了:o
' |1 x" h) d8 o% x6 Q" q溝通 communication
6 s; C5 m" p7 C  X非常重要6 i6 Y; {% j2 b$ J2 W; D$ \  T4 ~% u
改圖 Re-layout ; \6 R* g! t1 e( k
LAYOUT心中永遠的痛 1 N- }) M; t, x7 N2 k8 Q
2 G5 X; h5 {  F0 r! V
以上...報告完畢
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4#
 樓主| 發表於 2007-5-31 09:53:40 | 只看該作者
Dear 版主大大
9 X3 @" |1 ^7 h/ G- L
3 n0 G- S2 R6 i0 q8 U( }這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。
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5#
發表於 2007-6-14 16:37:38 | 只看該作者
各位大大好* ?3 q9 f$ d: z  o
我覺得在Layout時最花時間的工作是....( u, T) T" M  V( w
就如同keeperv大大 , 所列出來的事項 , 2 ?3 y! w: I' I
幾乎每個環節都很耗時並且耗工...
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6#
發表於 2007-6-17 01:33:27 | 只看該作者
我個人是認為"排列 Placement"這部份是最花時間- H& q  o$ F4 {, @) ]) ]
而且是一定要花時間去plan每個block6 k  t0 c% Y1 S/ V
若能排得順, 相對拉線少、拉線距離短、面積使用就少
2 c0 }  j+ z/ a, `  v* `& K# {而且和designer之間的溝通更是不能少
* N$ N- w/ f, J" i9 Wdesigner要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好: K' R/ @  W, P
不然, 到最後只會變成忙盲茫...
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7#
 樓主| 發表於 2007-6-21 16:14:40 | 只看該作者
在下的小小看法
8 S+ l" [( ]- R" p0 l      
& `2 M  z' X$ C8 r1. Device Create 已經有很多東西可以加速,如 Mcell or Pcell 所以問題不大,有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。# E' I5 I) f; K# p, H9 A
  {; s  x( r  d4 ^
2. DRC / LVS 只要作的夠久,除錯速度一般都ok ,只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
; b% d$ M- K. e7 X
% ~; S6 x1 Q) g1 ?! q3.這個改圖的心情,就像是懶床,很想繼續睡,又不得不起床上班!  很想不要改圖,又不能不改。
1 [# F) A) M0 K) S# }# a/ N, U6 E6 w! o% G' p( R- r
4. 拉線,目前好像還沒有很特別的改善,沒辨法太自動。------>好累喔 : H9 w* A: q, W) O( E3 a( Z
# }+ V# ]; m. v0 B* D+ a
5. Placement ,就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排,好的Placement 就像 上面majorjan 說的& n$ {& C9 G* H* `5 f7 C2 F# C
   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>% m# Y" A8 D, w0 y% U
    做不好的話,可能後頭線拉不出來或是不好拉時,說不定因此又要重新再排過一次。
5 K% o: A2 V0 q' ?! g/ U4 Z2 g   所以 這真的是要小心。
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8#
發表於 2007-6-21 16:20:27 | 只看該作者
那我這位路過的版主可不可以問一下....., |, V5 `& Y; W$ F% r: K3 E+ n

. `7 i+ X% f9 R那一般而言大家覺得,哪家的產品,你們會覺得在 LAYOUT上的時間最短啊....
/ E3 [0 K' v' M* `4 N! X5 L" H$ f
就只是覺得而已啦....或是時間上最長的也可以...
& q" D! h$ v6 }
1 d! u* W+ [4 r7 Z) v7 }要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~
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9#
 樓主| 發表於 2007-6-21 17:19:45 | 只看該作者
就目前二大主流來說 看來是要這樣比9 L) H5 x' G6 |/ N! P' q
Laker L1   V.S   Virtuso L     ) _0 Z% q5 X" [5 J& ?
Laker L2,L3   V.S   Virtuso XL   8 p1 Q) ]; ^! D2 V. s8 D( r
Laker DDL   V.S   Virtuso GXL
3 b$ e0 L' Z7 m7 v) m; D1 I& X' J- i5 a) s! I/ n  K. M
才分的出來。因為各有好壞吧
* b% N9 Y5 }0 e# f
8 G: i* F' g: o) X; u! ~[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]
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10#
發表於 2007-6-26 15:24:19 | 只看該作者
我個人認為是排列最為麻煩....
0 X# O: C) _$ e* T8 W3 m8 _以 Virtuso 為例子..." U5 T  J& e6 d
排列的位置不但決定面積的大小...2 F% T( i% v# t3 G
更會影響到拉線的方便性...
9 X# ^  u0 X' w& s) G以經驗來講...資歷夠久的人..
& j+ h$ K) W9 l6 T6 O可以在排列的同時就想到接下來拉線的方便性..
$ @8 C; S) I1 x0 r若排列已經出來了~~接下來的拉線就不會是多大的問題... F6 _' A; @5 ]" }+ _" K
因此個人的意見...就是排列最需要花時間
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11#
發表於 2007-7-12 10:22:42 | 只看該作者
我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧
  g4 w5 s. a3 o- r8 S
2 o& H" l; I! E: c像是一開始在做DEVICE..如果有舊的電路可以參考
0 N) {9 [# R& U8 b
! ]2 L4 ~0 H8 g甚至可以直接套用 那當然是省事的多4 k& J4 F1 c' z& p* ~, g  b# G
+ i% Z5 v. A" s- I% o
否則 還是一個個去建 感覺滿麻煩的^^"+ S" w; I6 Q3 d2 ]$ {* E
; }) B& s% e% I1 f0 ]9 A! M# i, I
而 元件排列這方面...
5 g7 D# ]' J$ `
- g& b2 i( x! _' r4 C, t考慮到 拉線的便利性 面積大小 以及 電路特性等等問題
+ Q5 v5 a! ?2 w, n8 @9 r7 b& I' N5 _/ x) Q* ?9 b/ O* q& y
要是電路看不多 經驗有點不足
% [! F3 c6 m7 \% W- n9 f
' @; A% K& x+ {9 D9 w在排列元件上 或許會比較花腦筋吧~

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參與人數 1Chipcoin +5 收起 理由
heavy91 + 5 希望你能繼續分享心得..^^&quot;

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12#
發表於 2007-7-23 18:52:59 | 只看該作者

劃 well, 最頭疼

元件有 pcell, 連綫有 line, 就是劃 well,最讓人頭疼
% y# a: S$ S. K8 R* Y" u* k# T' Q有沒有什麽好的辦法?
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13#
發表於 2007-8-17 11:28:19 | 只看該作者
我是剛入行的新手,還不太了解這些具體的東西7 ^9 b- X* T( c1 x3 N7 |' j5 H1 D5 h
希望能跟各位大大多學習學習
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14#
發表於 2007-8-22 14:48:46 | 只看該作者
剛入門時我覺得排列零件是最頭痛的
8 x5 ^( _/ X* F" b& I+ m0 T2 T( D但日積月累後會漸漸順手,之後所遇的問題
+ n( J2 n, w( j/ R會因產品不同lay法也不同,現在的產品變成是
/ M6 Q' q9 O9 u) d3 [3 T拉線是的的惡夢啦...
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15#
發表於 2007-8-28 11:04:09 | 只看該作者
個人覺得的是排列,從block內的device排列就可以9 G, e1 o3 ~" b; L! _: C" _( k$ V
看出這個block是扁是瘦,進而要思考對週邊其他block
  t7 }4 O# A0 n+ M的影響,也會因此考慮到chip的整合.
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16#
發表於 2007-10-16 10:05:48 | 只看該作者
个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
% O! w: b% `) ]3 A4 C这些准备工作包括design rule 的学习,充分了解客户的意图。再就是我把placement也放在准备工作当中,很关键的一步
& C6 D! E5 ~% G7 k9 T( eplacement对后期layout是否顺利起很大作用,placement根据自己的经验,还要考虑客户改版的问题。; D% a" u& R$ L- Y% e( B3 s, C
由不到之处请指正
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17#
發表於 2007-10-16 17:04:34 | 只看該作者
我個人覺得溝通及排列是最花腦筋的,
$ U0 x8 }; N0 a$ b像零件的限制及板材的限制
+ L0 g7 z2 d9 Y2 `都會有所影響
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18#
發表於 2007-10-18 22:48:24 | 只看該作者
我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
3 {% `. c' B- D4 {5 \* @' u7 k,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
' ~( q8 V% [& Gdesign rules 錯誤就不太容易發生,LVS則是接線的問題了
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19#
發表於 2007-12-19 19:17:28 | 只看該作者
目前我只是學生,做過的LAYOUT數量也很少。" \. x9 |' e: M: X, g2 N: K4 z
所以這只是我個人的看法嚕,我覺得LVS的Debug最難。
1 c& d4 q* \: P8 u/ }: ]因為如果是DRC或許有時候會顯示出錯誤的地方,但是LVS只能慢慢看Report檔
! S/ I$ X4 P! o& j# I9 _, M0 m6 ^這個對我而言真的是滿辛苦的工作。
7 P! O8 X7 C4 E8 y8 i# ?6 `6 \( P不過,找出BUG並且解決這種感覺,真的是爽阿。
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20#
發表於 2007-12-24 15:01:13 | 只看該作者
我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!
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