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在Layout時最花時間的工作是....

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1#
發表於 2007-5-29 14:32:13 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這些問題會隨著 "資歷" 和 "工作分配" 而有所不同,希望各位回答時可以說 小小說明一下。為什麼!!
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jiming + 3 好調查!期待好說明、好討論唷!

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2#
發表於 2007-5-29 16:13:18 | 只看該作者

我覺得喔......都要花很多時間啊......

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
- }$ ^+ Q  m3 e9 y每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,& @, S$ G8 {" B) v+ A
而我想大家應該都能贊同這一點吧!!% _- T% Z( I! ~/ k4 N
做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.( k0 y5 u9 ]2 @7 f/ J2 N7 T( d
如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,8 o! l% x0 U' i2 ]$ i
那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
7 J8 z( _5 t: K$ X# Qplacement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.9 m3 l1 ~; N; m) |4 ?- w* M3 ]* L- X
跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
: s6 m; \0 ]. }6 T在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
, |# F( W" `1 C+ a* K* x+ }在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
* @8 P/ G# R0 d$ l/ V1 Q或者拉出來的performance不好...等等的事情.
! ^+ R, C6 S, b4 c" D' X8 k所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
# i, z/ U2 g* L7 Z& L$ p但是要如何才能做到周詳的計畫呢? 真的很困難耶...
+ L' o5 D- s* ]: v( c  P- M或許DRC已經算是裡面比較好的一項了,% S" X; c% j( Z
但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
* z% y: L9 o; |/ M6 H4 g最後是改圖...基本上改圖不見得比重新畫容易...3 G- R" V8 X" c
受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!' a; F$ `% S' [0 W; F+ N- j6 G
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
% G* ^  o- ]! e  H  X* O不是每次都能遇到改小不改大的囉!!' s$ l* W( y# O" e7 L) _6 {6 }5 ?

! }- O3 B: j& ]小小淺見, 請路過先進指導!!
/ ]. t* F! p6 Z$ M% Z1 i( {# R1 L+ p. C# Q感激不盡!!

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jiming + 3 資深帶老手 老手帶新手

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3#
發表於 2007-5-29 22:28:13 | 只看該作者
元件 Device creation
) {. {* t+ K" D基本上都是叫出來用可以了(如果CAD夠強的話 ),除了少數特殊規格需要手動畫) W7 U9 y! b3 [) N/ x
但是並不會佔用太多時間。: d# D3 s$ G" q% P# J
排列 Placement. N: L( L: M0 p6 Z0 [
SUB BLOCK一般都還OK,因為擺法通常都不會有太大的差異5 P  o; c# s8 q
拉線 Wiring
( ~# O8 J1 o' X5 I. f3 |: zPlacement做的好,拉線就比較輕鬆,除非digital線太多
% l3 |! T/ g7 c: G, Z% pAPR又不幫忙,時常弄得頭昏眼花 3 T' ~3 r6 o* h' g" ?
DRC debug
( l8 F: y& ~3 e  H  x5 h在layout的時候就應該要避免這樣的問題
* d; ?; [3 w4 J& fLVS debug   X% h! H& N5 y1 k1 X+ ^" s4 ?
若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
5 ~& D4 u0 m  H當然有時還是會有一些LVS的問題,不過並不會花太多時間' \: g2 u3 g8 e5 o# m( j1 E
比較有趣的是,有些老手在layout驗證過後,會把hierarchy給炸掉 ) e8 W" f( \, r; ^) f9 a( j
當有一天你要RE-LAYOUT的時候,TOP先來個LVS驗證OK: y  [' x. {- Z* M
進去要改電路,結果sub circuit都找不到
! N, U& O$ G. c5 E& L整合 Chip Integration
% r( F) N: G7 p7 U. ~8 B如果整顆CHIP都是自己來那問題比較少,因為自己做的最清楚
* o8 D: ?7 e4 E7 q一般若是好幾個人一起來,那真的要好好溝通
( i$ m% Q/ s" X4 h5 O要是最後兜不起來就慘了:o . v* W" O6 v0 E" x. o! ^
溝通 communication
6 V0 k& O7 e2 C; D. k非常重要$ {: D( S/ e1 h8 p6 j  u6 x6 ~7 _
改圖 Re-layout 2 b8 }# g1 p) f6 T2 F
LAYOUT心中永遠的痛 * Z; i" g& L7 ?& P- y# a

5 n3 d8 r4 Q1 b) ?; }4 Z/ Y以上...報告完畢
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4#
 樓主| 發表於 2007-5-31 09:53:40 | 只看該作者
Dear 版主大大
, X0 s$ p% N1 t) |8 y% u1 _" I0 p  P" ~1 k9 a3 @7 i4 a4 a" b
這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。
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5#
發表於 2007-6-14 16:37:38 | 只看該作者
各位大大好$ I7 X8 j) p+ q  u2 b1 ?+ [- ~% e4 x
我覺得在Layout時最花時間的工作是....0 K+ }1 x/ d9 |" }" M& I- G' Y
就如同keeperv大大 , 所列出來的事項 , : Z. o7 M  o5 v! Y" g- N, J5 v
幾乎每個環節都很耗時並且耗工...
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6#
發表於 2007-6-17 01:33:27 | 只看該作者
我個人是認為"排列 Placement"這部份是最花時間6 L0 f# W; H3 G- |) b; F) @0 U
而且是一定要花時間去plan每個block- V+ V+ f% c" k6 F
若能排得順, 相對拉線少、拉線距離短、面積使用就少8 C  z  f7 P* i* m7 I4 s
而且和designer之間的溝通更是不能少
# m" ]( b4 Q1 W, Wdesigner要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好, Q: U1 H4 x2 E
不然, 到最後只會變成忙盲茫...
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7#
 樓主| 發表於 2007-6-21 16:14:40 | 只看該作者
在下的小小看法% P2 `% r& i' O- {# [" T' I
      0 d3 v$ b6 J. |. O8 Y) \. N" w
1. Device Create 已經有很多東西可以加速,如 Mcell or Pcell 所以問題不大,有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。" u; B% i$ |+ {& N8 U# z

- Q4 H8 v" ?& I$ R6 t7 o  \2. DRC / LVS 只要作的夠久,除錯速度一般都ok ,只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
. e9 {8 a2 Q9 ?8 t/ f+ A8 A, H. [! @. d
3.這個改圖的心情,就像是懶床,很想繼續睡,又不得不起床上班!  很想不要改圖,又不能不改。/ Y7 ?8 u/ u3 Y0 m
8 r" B1 A3 U% W: w& }
4. 拉線,目前好像還沒有很特別的改善,沒辨法太自動。------>好累喔
4 N2 G  O4 f4 g
$ g' E2 M6 }  [$ x5 d5. Placement ,就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排,好的Placement 就像 上面majorjan 說的* Q! ~/ g( S9 Y  }' Q
   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>: d+ |8 h: d+ S" Y/ ?& W4 @
    做不好的話,可能後頭線拉不出來或是不好拉時,說不定因此又要重新再排過一次。
5 j- N3 _3 c0 `; [! b5 @% @   所以 這真的是要小心。
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8#
發表於 2007-6-21 16:20:27 | 只看該作者
那我這位路過的版主可不可以問一下.....) ]4 o5 Z# R( a( |! s+ j
. _. Q/ N, D! q
那一般而言大家覺得,哪家的產品,你們會覺得在 LAYOUT上的時間最短啊....4 R' H  y& v/ C/ \" P4 y3 \6 J/ B4 u

: s. a5 l, D0 Q# o1 g% a就只是覺得而已啦....或是時間上最長的也可以...
2 v; X! `& ]& p) \6 p7 U
8 p/ S6 I+ M% y2 z1 |要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~
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9#
 樓主| 發表於 2007-6-21 17:19:45 | 只看該作者
就目前二大主流來說 看來是要這樣比
- X6 m4 d) `& U0 i; o8 Z4 BLaker L1   V.S   Virtuso L     
/ q- @7 O% f0 K1 |Laker L2,L3   V.S   Virtuso XL   
4 `8 z9 s( r- A: H1 Y$ rLaker DDL   V.S   Virtuso GXL 5 P- E3 t3 S  }# ]0 k0 t2 {
2 B( t, I( p, o
才分的出來。因為各有好壞吧) \6 f8 X$ A& Z% l

8 c9 J9 @7 q: G4 b1 c, g[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]
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10#
發表於 2007-6-26 15:24:19 | 只看該作者
我個人認為是排列最為麻煩....
/ k% c# P' C1 g+ c/ z以 Virtuso 為例子...
8 v! ?; p' v5 U/ D排列的位置不但決定面積的大小...
5 t9 x% @( M& b8 A" O更會影響到拉線的方便性.../ r: o* I# o' O+ ?/ J
以經驗來講...資歷夠久的人..
, V5 x3 l# }3 S3 D6 \可以在排列的同時就想到接下來拉線的方便性..& f3 e6 K9 e7 M; x
若排列已經出來了~~接下來的拉線就不會是多大的問題..+ k: }/ X" C. r
因此個人的意見...就是排列最需要花時間
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11#
發表於 2007-7-12 10:22:42 | 只看該作者
我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧: f# s% d" T! m8 [- p  S

3 g9 k+ r3 g# R$ |; o像是一開始在做DEVICE..如果有舊的電路可以參考
, Y  ?* w& D  @/ s/ _) H/ H
/ C% K8 I! S7 s& v8 q, h. W0 h甚至可以直接套用 那當然是省事的多2 b; V9 G# k; {* }: k, {7 q/ T) J
; M8 N0 M0 {$ ^7 F7 _
否則 還是一個個去建 感覺滿麻煩的^^"/ }: J$ s- X& g# V; f% M

" t& t- P7 n! x3 S& n4 K1 j而 元件排列這方面...
8 M9 o2 g% l2 U8 v9 |) U; y  e; V1 V: u  @' R  i
考慮到 拉線的便利性 面積大小 以及 電路特性等等問題- N1 g8 j. }0 a5 j
: \7 }7 o$ ~7 S
要是電路看不多 經驗有點不足/ r+ I/ P. G/ f6 g% [0 G/ s* p

' ]' `' r* a, C0 A/ C( o" ~1 i在排列元件上 或許會比較花腦筋吧~

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heavy91 + 5 希望你能繼續分享心得..^^&quot;

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12#
發表於 2007-7-23 18:52:59 | 只看該作者

劃 well, 最頭疼

元件有 pcell, 連綫有 line, 就是劃 well,最讓人頭疼3 g$ \- k: {+ ]2 w" v8 K
有沒有什麽好的辦法?
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13#
發表於 2007-8-17 11:28:19 | 只看該作者
我是剛入行的新手,還不太了解這些具體的東西
) L8 x5 F. s8 b) W# z希望能跟各位大大多學習學習
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14#
發表於 2007-8-22 14:48:46 | 只看該作者
剛入門時我覺得排列零件是最頭痛的; U0 X+ C, M4 {
但日積月累後會漸漸順手,之後所遇的問題- i, p: h. r& U
會因產品不同lay法也不同,現在的產品變成是+ T9 j/ p; L! }; ^7 E/ }7 J( J
拉線是的的惡夢啦...
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15#
發表於 2007-8-28 11:04:09 | 只看該作者
個人覺得的是排列,從block內的device排列就可以8 K: k& M: y+ N( z, a5 o
看出這個block是扁是瘦,進而要思考對週邊其他block
- k4 O3 C/ i  S5 i的影響,也會因此考慮到chip的整合.
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16#
發表於 2007-10-16 10:05:48 | 只看該作者
个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作) x: V6 v6 W3 b. t1 }3 u
这些准备工作包括design rule 的学习,充分了解客户的意图。再就是我把placement也放在准备工作当中,很关键的一步, r( a# r1 t- E$ M2 B7 E7 v
placement对后期layout是否顺利起很大作用,placement根据自己的经验,还要考虑客户改版的问题。
! k" p( K8 C: f0 X* a) L2 c由不到之处请指正
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17#
發表於 2007-10-16 17:04:34 | 只看該作者
我個人覺得溝通及排列是最花腦筋的,% [$ S% p0 v# K8 E
像零件的限制及板材的限制) ]- M) A8 n5 U. ?3 w% Y$ X# K
都會有所影響
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18#
發表於 2007-10-18 22:48:24 | 只看該作者
我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
3 \# ]  a. \! z# Z,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
3 E0 Q0 ?. }; o7 z4 h0 }6 M3 gdesign rules 錯誤就不太容易發生,LVS則是接線的問題了
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19#
發表於 2007-12-19 19:17:28 | 只看該作者
目前我只是學生,做過的LAYOUT數量也很少。: z8 d8 t6 E! Y7 n4 {7 V
所以這只是我個人的看法嚕,我覺得LVS的Debug最難。
0 k1 ~5 n- B/ o. g' g. k因為如果是DRC或許有時候會顯示出錯誤的地方,但是LVS只能慢慢看Report檔* m8 c; H( p- p- |
這個對我而言真的是滿辛苦的工作。, q7 y2 K/ e* N% [
不過,找出BUG並且解決這種感覺,真的是爽阿。
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20#
發表於 2007-12-24 15:01:13 | 只看該作者
我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!
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