在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
而我想大家應該都能贊同這一點吧!!
! T7 U$ X1 X5 H* _做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
3 E, M' \/ y/ x- B) P# G如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
2 O. \+ J) ~, u8 `$ y那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
* F( ?6 @2 W$ K  n7 F6 P0 [跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
+ [$ a$ B6 _& T3 ]在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
, s/ y" [- K7 p6 c在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
' i  a$ n  Q# z- f: }0 H+ T或者拉出來的performance不好...等等的事情.
7 W- c- Y4 B# T1 ]- Y所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
但是要如何才能做到周詳的計畫呢? 真的很困難耶...
或許DRC已經算是裡面比較好的一項了,
但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
6 d# {- V. b' f; V最後是改圖...基本上改圖不見得比重新畫容易...
" N! i- L5 x( d3 H受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
不是每次都能遇到改小不改大的囉!!
) w+ T) b& N! L
小小淺見, 請路過先進指導!!
感激不盡!!

keeperv

元件 Device creation
基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
但是並不會佔用太多時間。
; h6 R' D- m1 m排列 Placement
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
拉線 Wiring
* E: A3 h4 g" P" Z% @Placement做的好，拉線就比較輕鬆，除非digital線太多
2 O& C: Q5 d. g0 V8 k: ?APR又不幫忙，時常弄得頭昏眼花
DRC debug
4 a1 U" n' M, d% q在layout的時候就應該要避免這樣的問題
LVS debug
7 A4 Q: k! l6 S  ~1 e) L2 r9 N! G若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
當然有時還是會有一些LVS的問題，不過並不會花太多時間
; b) n" C7 n, v+ o' K% i8 R3 R9 W比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
進去要改電路，結果sub circuit都找不到
2 L4 j$ Z. E9 U) r" ]整合 Chip Integration
' X  W! q9 S: r7 l0 T8 L  W如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
  S" ^: J! D( L) l% t一般若是好幾個人一起來，那真的要好好溝通
要是最後兜不起來就慘了:o
溝通 communication
非常重要
改圖 Re-layout
LAYOUT心中永遠的痛

+ c8 M0 U7 @$ M  v5 R0 d以上...報告完畢

jauylmz

Dear 版主大大

* E5 G# n% x# e/ [9 k! z6 }這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。

polymer

各位大大好
我覺得在Layout時最花時間的工作是....
就如同keeperv大大 , 所列出來的事項 ,
+ B" ~$ L6 }. W( W5 N! T' ~9 [幾乎每個環節都很耗時並且耗工...

majorjan

我個人是認為"排列 Placement"這部份是最花時間
' F* u6 A! Q5 ?9 v+ D8 w% R: k而且是一定要花時間去plan每個block
若能排得順, 相對拉線少、拉線距離短、面積使用就少
4 _. N# i( [2 i/ l" y# L而且和designer之間的溝通更是不能少
designer要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
不然, 到最後只會變成忙盲茫...

jauylmz

在下的小小看法
      
7 b1 G2 d. v* b" s0 ?1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。
! D. B6 s; v) |+ h0 I: D9 k
+ x& N. H8 q. d2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
% E9 w7 d, i! l
1 e7 @7 N6 @) m4 J* A3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。
( F% v8 N  [- u
9 B! g0 h0 R# a( K/ j4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔
1 S' o( S, b# N  c; I
2 I3 l# H& i, v3 o" ~$ h" a# o5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
# {8 j5 I" Y* w" S0 i   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
' ?" B8 R1 y0 P* V# w, t   所以 這真的是要小心。

heavy91

那我這位路過的版主可不可以問一下.....

那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....

就只是覺得而已啦....或是時間上最長的也可以...
. s' H; y' N8 E
要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

就目前二大主流來說 看來是要這樣比
. e5 ?) [7 f- U$ r( {) ?0 U/ MLaker L1   V.S   Virtuso L     
# c( o0 G% G8 D1 OLaker L2,L3   V.S   Virtuso XL   
: C$ F, u8 p3 f8 q( C0 |8 e5 OLaker DDL   V.S   Virtuso GXL
+ @/ e0 n: o/ y& o8 S
$ N  }( p/ S( ^! t才分的出來。因為各有好壞吧
6 @' [3 v7 O  _7 K5 Y8 T6 Z
. ?" W# Y% N! b6 i- D" P; R[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

Oo海闊天空oO

我個人認為是排列最為麻煩....
以 Virtuso 為例子...
排列的位置不但決定面積的大小...
7 W% F9 Q  H9 t- q4 Y  d更會影響到拉線的方便性...
7 O' W$ |6 q8 M& D以經驗來講...資歷夠久的人..
1 m5 j! E3 f3 R2 r3 Y  b. O3 D8 G可以在排列的同時就想到接下來拉線的方便性..
若排列已經出來了~~接下來的拉線就不會是多大的問題..
因此個人的意見...就是排列最需要花時間

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧
- u1 w- T- r2 J/ I4 i; `5 @9 S
* v* d. |* A6 Y9 p$ \$ p' [/ f像是一開始在做DEVICE..如果有舊的電路可以參考
0 P' P" D' J% Q) R; j: ^
甚至可以直接套用 那當然是省事的多

否則 還是一個個去建 感覺滿麻煩的^^"

而 元件排列這方面...
! H9 Q. C1 V! F/ v
考慮到 拉線的便利性 面積大小 以及 電路特性等等問題

要是電路看不多 經驗有點不足

* g8 N% x1 O( ^4 T在排列元件上 或許會比較花腦筋吧~

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
. E% d( N  X. Y. e5 `$ N5 `有沒有什麽好的辦法？

superfool

我是剛入行的新手，還不太了解這些具體的東西
/ O8 b+ r+ N& l  \. E/ \! R希望能跟各位大大多學習學習

yuching67

剛入門時我覺得排列零件是最頭痛的
$ ?2 R9 }7 M6 x! r: B但日積月累後會漸漸順手,之後所遇的問題
會因產品不同lay法也不同,現在的產品變成是
拉線是的的惡夢啦...

skeepy

個人覺得的是排列,從block內的device排列就可以
看出這個block是扁是瘦,進而要思考對週邊其他block
的影響,也會因此考慮到chip的整合.

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
; X6 Z7 K3 ]9 {4 t; o& E$ |. H" y$ c7 Qplacement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
  @2 n3 I/ U! d$ E" U/ K9 _+ O由不到之处请指正

peihsin

我個人覺得溝通及排列是最花腦筋的,
+ K* F' }9 V, y! n. z( V' W7 S像零件的限制及板材的限制
都會有所影響

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
! q2 ^% x* a, s4 ^5 u: R& i,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
design rules 錯誤就不太容易發生,LVS則是接線的問題了

Winters

目前我只是學生，做過的LAYOUT數量也很少。
! O6 W  m" [' S% M  i% T9 z所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
這個對我而言真的是滿辛苦的工作。
不過，找出BUG並且解決這種感覺，真的是爽阿。

a88050015

我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!