在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
) ]5 L& W- l& F5 P% Z& \每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
  r% P; x, s7 Y2 [; {( s/ q而我想大家應該都能贊同這一點吧!!
做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
( K; F3 k, L/ n如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
+ o6 u: t6 W1 u+ s在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
或者拉出來的performance不好...等等的事情.
8 r. R) D$ ^: k2 C所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
5 B5 n2 P0 r4 L4 p, n2 \但是要如何才能做到周詳的計畫呢? 真的很困難耶...
' N4 X4 o, T2 f% l" |! H- S或許DRC已經算是裡面比較好的一項了,
但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
% }/ l, ?# x( d最後是改圖...基本上改圖不見得比重新畫容易...
: ^' O, @8 f( u8 y- F受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
不是每次都能遇到改小不改大的囉!!
& e$ D- }- j" t. C  d# g9 n
2 r3 ?8 k, L# e$ g小小淺見, 請路過先進指導!!
9 J1 v* `6 l+ f) R6 E) i! {9 b感激不盡!!

keeperv

元件 Device creation
" Q7 i& i8 }1 A9 M* C' X' l! ?基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
但是並不會佔用太多時間。
; F( O2 p2 j. s: c排列 Placement
1 U. }+ {1 _1 l6 O4 ZSUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
* r' N) d, }0 i3 i& K# h拉線 Wiring
: I% g. A1 i: t5 R! q, B& `& W2 ePlacement做的好，拉線就比較輕鬆，除非digital線太多
8 }, w3 Y# d8 Y2 l2 ?. }5 aAPR又不幫忙，時常弄得頭昏眼花
' X0 U2 ?% B3 {DRC debug
7 r9 x; S9 I1 B0 B0 [- a- ^+ O在layout的時候就應該要避免這樣的問題
% Y, e- T& j0 y+ FLVS debug
若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
  q* |' x' }" w7 k/ H2 {6 N當然有時還是會有一些LVS的問題，不過並不會花太多時間
1 Y$ {* p& Y! l% V0 ~& ~5 _比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
/ N9 t7 W! K" v- M# k當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
4 z  E8 A4 B  x4 a$ }& g進去要改電路，結果sub circuit都找不到
整合 Chip Integration
如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
一般若是好幾個人一起來，那真的要好好溝通
1 |, j% |" [7 ^% I! c9 ~: E) N要是最後兜不起來就慘了:o
溝通 communication
3 C( ~, A" ]7 K$ e/ f0 Y非常重要
改圖 Re-layout
LAYOUT心中永遠的痛

' L1 Z+ h$ |  _+ Z4 b以上...報告完畢

jauylmz

Dear 版主大大
# M) [* }7 E5 T) d2 x( u! j
這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。

polymer

各位大大好
- M  q* ^8 h0 _3 r7 E5 q2 ]4 W  P我覺得在Layout時最花時間的工作是....
就如同keeperv大大 , 所列出來的事項 ,
4 N6 R) d1 L& `幾乎每個環節都很耗時並且耗工...

majorjan

我個人是認為"排列 Placement"這部份是最花時間
0 s' `5 K8 b+ ~! o# L而且是一定要花時間去plan每個block
6 ?& t1 {& H9 b) a! h. c若能排得順, 相對拉線少、拉線距離短、面積使用就少
( ]' W" w  M9 K而且和designer之間的溝通更是不能少
6 O8 m" Y2 }# N1 x9 s! F- ]designer要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
4 h+ h$ s4 b$ U3 B不然, 到最後只會變成忙盲茫...

jauylmz

在下的小小看法
) @) i" [' R+ h* K% x2 }      
1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。

2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
8 s7 W. Z6 f" q
3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。

4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔
- O% \/ M8 S# z# a, H
  |; H+ j, u) ]1 m! V- \5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
, G# D& c( x3 d9 k3 K# d    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
   所以 這真的是要小心。

heavy91

那我這位路過的版主可不可以問一下.....

那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....

7 ?+ l* I& |! c. R  A9 h5 d就只是覺得而已啦....或是時間上最長的也可以...

. i8 A( p% y3 M3 a& |& G2 P要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

就目前二大主流來說 看來是要這樣比
Laker L1   V.S   Virtuso L     
Laker L2,L3   V.S   Virtuso XL   
Laker DDL   V.S   Virtuso GXL
. X' p- O* u* L, ]
才分的出來。因為各有好壞吧
4 [' _: M, y$ `6 l. [
7 u4 G! ?5 C3 Y[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

Oo海闊天空oO

我個人認為是排列最為麻煩....
以 Virtuso 為例子...
# B1 i& E: v3 T1 k- A排列的位置不但決定面積的大小...
0 u: G- K1 I( |! v1 S% J更會影響到拉線的方便性...
以經驗來講...資歷夠久的人..
可以在排列的同時就想到接下來拉線的方便性..
若排列已經出來了~~接下來的拉線就不會是多大的問題..
# M$ @! L0 K/ O( U. r1 M6 m因此個人的意見...就是排列最需要花時間

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧

+ s3 m% r% z0 a: n0 H1 {像是一開始在做DEVICE..如果有舊的電路可以參考

& o5 B0 w4 o3 S1 \7 H0 X7 j甚至可以直接套用 那當然是省事的多
/ h$ c8 Y) g; D9 V- ]' O' S
1 p& w1 W5 T9 u$ s否則 還是一個個去建 感覺滿麻煩的^^"

而 元件排列這方面...
- M' |1 _) x! o/ `5 m' P
  h  z: b/ T( k8 ?考慮到 拉線的便利性 面積大小 以及 電路特性等等問題
, d' z  t- W2 j6 B( Q# a1 x" E
要是電路看不多 經驗有點不足
# ?; A7 }1 R1 Z( ]+ D* o* h) \
在排列元件上 或許會比較花腦筋吧~

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
有沒有什麽好的辦法？

superfool

我是剛入行的新手，還不太了解這些具體的東西
希望能跟各位大大多學習學習

yuching67

剛入門時我覺得排列零件是最頭痛的
但日積月累後會漸漸順手,之後所遇的問題
  [( ]: p* S# Z* G會因產品不同lay法也不同,現在的產品變成是
! L( ^. w% N8 b6 W4 G2 [拉線是的的惡夢啦...

skeepy

個人覺得的是排列,從block內的device排列就可以
8 q/ h5 n! D" ]' w2 F/ s( ^/ f" n/ c, L看出這個block是扁是瘦,進而要思考對週邊其他block
, N/ }: D4 V0 l7 C$ R' ~+ x的影響,也會因此考慮到chip的整合.

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
& J! O+ T6 ~) U  }/ {' c2 a这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
placement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
2 V) A# d) C- h4 c. ?由不到之处请指正

peihsin

我個人覺得溝通及排列是最花腦筋的,
像零件的限制及板材的限制
  m# {0 I5 X  m4 U. ?都會有所影響

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
6 y% o9 I0 y, N$ T6 _& h6 `,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
design rules 錯誤就不太容易發生,LVS則是接線的問題了

Winters

目前我只是學生，做過的LAYOUT數量也很少。
所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
/ I: U- @/ U/ Q# E7 K* R) D2 P: I這個對我而言真的是滿辛苦的工作。
不過，找出BUG並且解決這種感覺，真的是爽阿。

a88050015

我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!