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隨著製程的快速推進及積體電路(IC)設計
% u" \ r" `, \: B& Y, Q複雜度之大幅增加,系統晶片(SoC)及矽智財; r6 f W' |- p7 B, H4 ]
(IP)已成為IC 設計領域逐漸流行之趨勢。從
) J" X2 u8 r$ `/ o傳統IC 設計邁向前瞻性之SoC/IP 設計之際,設
4 Z) t6 F/ c* t' ^* Q計者會面臨設計複雜度增加,而導致驗證時所需
6 J ?2 S( I7 D6 }6 `% ~給定的測試輸入數目增加、模擬時間加長、以及) B, e4 t( [+ A$ b6 ~
整合不易等諸多挑戰。因此,如何建立一個百萬! a( I3 ~* |) x- l
邏輯閘以上之SoC/IP 快速雛型驗證平台,以期) S9 k2 o* n1 e
能夠有效的加速產品開發週期,同時降低成本、
8 I1 a" e0 L6 B9 M4 Q風險與增加產品開發第一次就成功的機會,實為, ]. p" h/ V9 ]1 M3 ?$ E
刻不容緩之事。
G9 j) e2 k* k) e4 ^$ S同時,為降低成本與趕上產品市場的週期,
4 O* |- ~/ K+ L1 C. d/ u& E. c% A許多晶片製造業者轉向求助於具有已驗證過的+ }/ k6 p, x! I' t# w
Hard IP 及Soft IP 的IP Provider,因為相較之下,# V6 i1 D Z! l2 ~' V8 f
Hard IP 與Soft IP 比較具有彈性,他們不但可以
. @' Z0 y, D r" h& g% T透過不同的Foundry 廠製造外,還可以經由最佳
% }" j/ L) X/ @* H, p1 {, h化使IP 在產品的表現上更加淋漓盡致。儘管此6 X/ ]) s# F X- G# l
做法可以大大的減少新的設計在成本及產品市
0 V" R y: h" A$ }: Y( ~+ _! b2 ?場週期的風險,但如何能成功的將IP 整合的關9 ^: h6 J9 u0 t
鍵問題仍待克服,因此造成快速雛型技術(Rapid$ S# ?0 P8 t! U4 [+ V
Prototyping)應運而生。* `) N, o A0 ^9 ~9 Z
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[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ] |
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