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隨著製程的快速推進及積體電路(IC)設計/ ^ F2 P+ M6 N& y; n; {
複雜度之大幅增加,系統晶片(SoC)及矽智財
% F1 Y0 _1 f6 d( g7 D+ {- z(IP)已成為IC 設計領域逐漸流行之趨勢。從
& y3 { T' O' t5 r傳統IC 設計邁向前瞻性之SoC/IP 設計之際,設
- W \3 n* I* G/ Q# ?- s0 d計者會面臨設計複雜度增加,而導致驗證時所需
( l7 B3 G! u' ]/ @3 m給定的測試輸入數目增加、模擬時間加長、以及+ z% z2 m2 `. s2 [) m! v+ ~
整合不易等諸多挑戰。因此,如何建立一個百萬
3 ^5 Q7 k) ~2 W! ~, w+ s; U6 s邏輯閘以上之SoC/IP 快速雛型驗證平台,以期
) y! ?8 P: J6 p能夠有效的加速產品開發週期,同時降低成本、( w h0 W6 }' J8 I- }
風險與增加產品開發第一次就成功的機會,實為
5 ?$ l* N% A- _! o刻不容緩之事。
1 [# _. N" O# y Y' @同時,為降低成本與趕上產品市場的週期,, }8 [! u2 U! z* H. N
許多晶片製造業者轉向求助於具有已驗證過的$ k; p' V6 |4 \( x& I9 X# K
Hard IP 及Soft IP 的IP Provider,因為相較之下,( i( X6 a8 c# p5 ?5 N
Hard IP 與Soft IP 比較具有彈性,他們不但可以* c; f K' P" c! `2 T/ S8 \
透過不同的Foundry 廠製造外,還可以經由最佳% f* L3 f# v; l* Q
化使IP 在產品的表現上更加淋漓盡致。儘管此+ Z* g9 q8 h( z: `; C3 j
做法可以大大的減少新的設計在成本及產品市3 I3 v8 i, P1 g' {0 w1 a- u
場週期的風險,但如何能成功的將IP 整合的關% c7 E1 y3 r+ R! Q# s1 m2 C
鍵問題仍待克服,因此造成快速雛型技術(Rapid
$ x" ]& T, l0 }+ a. aPrototyping)應運而生。! J3 J u7 L p" `
閱讀權限 10
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[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ] |
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