關於ucf file

handwin

最近遇到一個問題     寫了一個簡單的除頻器   然後輸出四個波型    功能驗證  ok
但是如果我先assign pin location 的話     合成及實做後的時序驗證  就會沒有輸出
% i: I5 N" V. @* }8 F反之   我不assign的話   讓ISE自行去實作      則 時序驗證就會通過      
請問這會是什麼原因       新手一個      謝謝大家幫忙    對了  我的device是  
spartan3 XC3S200 TQ208

handwin

不好意思 剛剛忘了列出  時序驗證的錯誤訊息
# D2 J+ e$ \7 F. K) L) V
# ** Error: C:/simprims/X_SFF.v(94): $setup( negedge SRST &&& (srst_clk_enable == 1):20004899 ps, posedge CLK:20005139 ps, 990 ps );
, x! `. J3 Z. `! w; o2 N#    Time: 20005139 ps  Iteration: 2  Instance: /stimulus/top1/\gen1/CNT_4\
# ** Error: C:/simprims/X_SFF.v(94): $setup( negedge SRST &&& (srst_clk_enable == 1):20004899 ps, posedge CLK:20005139 ps, 990 ps );
6 N, _* o; O+ h- e( ]/ E#    Time: 20005139 ps  Iteration: 2  Instance: /stimulus/top1/\gen1/CNT_1\
# ** Error: C:/simprims/X_SFF.v(94): $setup( negedge SRST &&& (srst_clk_enable == 1):20004547 ps, posedge CLK:20005139 ps, 990 ps );
. j1 A1 y3 q, n0 P#    Time: 20005139 ps  Iteration: 2  Instance: /stimulus/top1/\gen1/CNT_2\
9 E7 _& Z4 e7 w5 f' n. x" b# ** Error: C:/simprims/X_SFF.v(94): $setup( negedge SRST &&& (srst_clk_enable == 1):20004547 ps, posedge CLK:20005139 ps, 990 ps );
#    Time: 20005139 ps  Iteration: 2  Instance: /stimulus/top1/\gen1/CNT_3\



% C- z5 t5 N1 v會這樣大概是什麼原因呢?

masonchung

請確認一下自己assign 的 pin location 是否在同一個區域
看起來是 setup time的問題

jason_lin

最好是把UCF file貼上來看看^^
這樣比較好找問題,看起來是Timing的問題,要知道你怎麼下限制的.
- {7 {, k+ S- m. S6 o* w$ Q- E

handwin

謝謝兩位大大的協助     問題已經解決了       是我自己沒將全部訊號給reset  改了以後   post simulation就可以過了

7 P3 b5 l( R  u$ I9 E% I但是又出現另一個問題,    我在上述程式燒錄在spartan3 XC3S400上     用示波器看  結果都沒問題

0 D; Q& `* T6 E不過當我將程式環境改在spartan3 XC3S200上   可以合成也可以實作    但是做 post simulation  就又出現上述訊息了  還有我沒有下timing
8 D" e1 [2 z+ b! h2 O0 s+ \( k% \% |- g
constraint  我的ucf如下
# h' z9 _# M/ X$ k
#PACE: Start of Constraints generated by PACE
  y: {0 f6 ^+ _( l0 Q
#PACE: Start of PACE I/O Pin Assignments
NET "CLK"  LOC = "P155"  ;
NET "CLK_N"  LOC = "P149"  ;
NET "CLK_P"  LOC = "P147"  ;
NET "RESET_B"  LOC = "P152"  ;
$ Y- W  Q) ~7 w3 b  j; ^NET "RST"  LOC = "P144"  ;
" ?9 h5 m* h; }$ u6 s; nNET "STV"  LOC = "P141"  ;

" s  P$ Q( f  ~( z#PACE: Start of PACE Area Constraints
$ r/ t. @$ k* [, H$ ^- K# O
  W9 |; Z7 i* E2 {/ T1 u, S  y#PACE: Start of PACE Prohibit Constraints
0 u" b& @; m+ u6 J8 Y
#PACE: End of Constraints generated by PACE
: x* K2 Y% [# ?; s- e8 s
順便請問一下版大   您說的pin assign到同一區是什麼意思    因為我必須將接腳都assign到rsds接腳那邊  不知道這有影響嗎?
                                                                                                                                    
謝謝
0 T4 W/ N5 P9 ^7 K
[ 本帖最後由 handwin 於 2007-5-25 10:52 AM 編輯 ]

handwin

不好意思     忘了po xc3s200上  我assign的腳位了

#PACE: Start of Constraints generated by PACE
4 j: ~5 T; X, c9 ?/ l$ O- Y
#PACE: Start of PACE I/O Pin Assignments
% s2 h! C: M$ [2 x& V2 I/ B1 eNET "CLK"  LOC = "P105"  ;
, c8 G- U" a+ J8 D# r+ jNET "CLK_N"  LOC = "P97"  ;
2 r) c; T: y5 u; N3 G% tNET "CLK_P"  LOC = "P96"  ;
NET "RESET_B"  LOC = "P104"  ;
: u! z$ W0 Q, u: a& E% RNET "RST"  LOC = "P100"  ;
NET "STV"  LOC = "P99"  ;
; R% {* K0 t5 F5 s
#PACE: Start of PACE Area Constraints
  P1 P8 `  e% _% |# M* c
  N" D. B2 q" G  K2 s8 k#PACE: Start of PACE Prohibit Constraints
0 |  j8 U" O; C7 {9 V
#PACE: End of Constraints generated by PACE

handwin

不好意思     忘了po xc3s200上  我assign的腳位了

% e0 t5 O# a1 C; X" B$ d#PACE: Start of Constraints generated by PACE

#PACE: Start of PACE I/O Pin Assignments
NET "CLK"  LOC = "P105"  ;
. H/ f7 N- q' P  E6 F/ XNET "CLK_N"  LOC = "P97"  ;
& B: W: e/ u1 t- k" z; j! rNET "CLK_P"  LOC = "P96"  ;
1 w# d( F" k) w; h5 J. qNET "RESET_B"  LOC = "P104"  ;
" N# T$ T1 Q. @NET "RST"  LOC = "P100"  ;
NET "STV"  LOC = "P99"  ;
  m5 A' x: P- i) H! o( I
! Z5 ~% G0 [- Y) v! Y#PACE: Start of PACE Area Constraints
1 R* T+ Y( ]' s
#PACE: Start of PACE Prohibit Constraints

#PACE: End of Constraints generated by PACE