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原帖由 masonchung 於 2007-5-11 10:45 PM 發表
0 N5 Y( D" b }( |% g意思就是只有在 /WR =0 時 控制字組 D7~D0 才有意義) E, h. V K, K/ v" E+ d
(/WR上緣剛好落在tCL MIN-40~MAX45的區間內)==>這個是在考慮8254外部電路訊號的設計,不允許的狀況
9 e/ D& t1 A: e5 j5 a& v所以,CLK可以不一樣嘛?7 K* b) j: l" c, g7 _$ F) i
對了,LATCH_EN 你可以研究一下 ... * ]% k$ y$ Y% f0 } C/ E @: b
) n8 o0 ^( E3 ?* a; {
1.
! K y( B, f3 o9 W( y 原來CLK要一樣或者有同步) i" x. Y/ z* ]" ?
2.
9 {8 v4 t$ H; ~ d* }5 F "at TCL maxCLK will not reflected in count value lached.==> TCL 為正值 ,counter 正在變化中,, u3 J0 o9 _2 n2 M( F6 F
Latch值不確定"
( k3 r9 p" l5 K' R) a- I7 t/ I
C7 M( G- `% L 這點我倒認為他的意思是tcl大於等於max 45ns時會鎖到新值,而不是不確定,不曉得我的想法對不對? |
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