很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
3 ]' f' C# I4 f. j& [, H7 J不過，在virtuoso編排！
但是，在驗證方面出了問題！
所有pin腳和接線全部都驗證ok！
但是，只有一個錯誤！
就是無法打gnd這個pin腳！
% A* o8 _8 Y+ j- Q只要打上去，在LVS方面就是無法驗證，
. ^6 m+ {( h4 ]以下是我所看到的錯誤！
$ i8 `9 P  h" Q請各位前輩給小弟新手我一個答案！
3 T4 E  M/ q1 f是否可以寄信給我！感激不盡！
小弟的信箱====>jine608@yahoo.com.tw
- m' k. |$ {; U3 s- A8 g
1 n) s5 E  x( O; o! LLVS方面所出現的錯誤！
$ n0 ?! J8 M, b6 |! JERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
; O6 ^5 f$ S$ CERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
***Galibre finished with Exit code
8 L8 t& n+ J( ~  I0 p# Q1 B' p4 B
以下是VCO_test.lvs.report
' `" k) Z; N7 o7 a7 Y3 F9 dExtraction Errors and Warnings for cell "VCO_test.calibre.gds"
4 [! e# t( I* V- C# \& I4 O0 V---------------------------------------------------------------
2 y# A; j# I' \5 V8 ^9 d5 i
, r$ t2 u/ `$ c9 K, ^# }WARNING:  Direct connection between different ports:
4 @8 b% s4 S) \# j% n          Port names:  gnd  gnd  
5 h3 l( }* m% [! p& E2 M& uWARNING:  Direct connection between different ports:
          Port names:  Vplus  Vplus  
WARNING:  Direct connection between different ports:
          Port names:  Vminus  Vminus  
WARNING:  Direct connection between different ports:
          Port names:  vdd  vdd  
7 E2 X7 S9 ~5 CWARNING:  Direct connection between different ports:
          Port names:  Vctl  Vctl  


; d1 g1 [! ]% [- Q8 G) @
Conflicting connections STAMPing layer sub:2 by layer psub.
   Location: (-247.595,2.410)
   Nets:     733 gnd

lli3793

我碰倒過，就是說短路了
0 X' e- m0 K/ \5 {' Y3 v你的 gnd 和別的 port 短路了，才會有這種現象

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
You could separate these p-substrate with usage of PSUB2 layer.

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
0 @7 D0 e$ G" b又,請問您是用哪種製程呢?
- ]* l' O8 x+ X
" d* c$ Y' _% ~# M看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
4 e3 g* R0 ^. H8 i' j因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
( Z* t# B. k; o9 v. l9 t                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
  d( @' e2 q4 S. J% ]都顯示了check abort的訊息.
9 s& j2 M: a( U# _1 D5 i另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
( N+ ~. O$ i/ I$ s且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
# J: k1 i- T! d: I那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?

% J1 P8 \& ^2 @若您使用的並不是以上我所提到的由CIC提供的製程,
那...我再想想辦法,看如何能提供你關於此問題的解答.
, |* Q( @% I6 [" e! ^- r4 N
7 E) g2 `4 Z+ ^0 h% p6 T  X嗯...我不知道在這裡留下我自己的email address是否會違反版規,
3 R2 _3 q3 i; C2 x2 `所以我暫且不留,若您覺得我以上的提議可以接受的話,
% y, B6 D- R7 }) M1 F% \請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
希望能對您有幫助.

p.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
( w, e/ r( l% t  g4 c但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
當然,若您的問題已經獲得解決,那樣當然是最好的了.
祝您順利!!