很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
. D  C- c2 f% u- [1 S6 A# e不過，在virtuoso編排！
但是，在驗證方面出了問題！
/ E2 [2 h5 P& X5 r" a所有pin腳和接線全部都驗證ok！
9 P  J5 p0 X0 o% l$ ~) m/ r但是，只有一個錯誤！
  Z2 G  t, O0 e: \就是無法打gnd這個pin腳！
& L" f1 c& T; L" |- g只要打上去，在LVS方面就是無法驗證，
% |8 a! X0 J7 }) r以下是我所看到的錯誤！
請各位前輩給小弟新手我一個答案！
是否可以寄信給我！感激不盡！
小弟的信箱====>jine608@yahoo.com.tw
/ o8 w( B0 i7 r6 |4 Z  T% }" P8 }
LVS方面所出現的錯誤！
, X4 ~% y) a5 P0 K% q$ PERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
+ s6 B. v" P. h; p***Galibre finished with Exit code

以下是VCO_test.lvs.report
+ _6 @- b1 H7 P0 U( RExtraction Errors and Warnings for cell "VCO_test.calibre.gds"
---------------------------------------------------------------
/ }2 F$ y! K1 U7 n( O
! m% ^5 w- \9 ~4 Q* }: MWARNING:  Direct connection between different ports:
2 l3 d+ c1 a6 f, s9 {5 C+ W4 `8 H          Port names:  gnd  gnd  
9 u! D1 \; a" \3 _% ^; {WARNING:  Direct connection between different ports:
          Port names:  Vplus  Vplus  
WARNING:  Direct connection between different ports:
          Port names:  Vminus  Vminus  
WARNING:  Direct connection between different ports:
          Port names:  vdd  vdd  
1 Z/ @3 D9 c% ZWARNING:  Direct connection between different ports:
. M1 [" Y8 @* ~, e' D          Port names:  Vctl  Vctl  

! s& h. e) H  k% }6 x2 g7 d% W4 ]

Conflicting connections STAMPing layer sub:2 by layer psub.
+ N; P) Q6 X7 @* W; h( g6 I8 g( V   Location: (-247.595,2.410)
5 ]7 S$ r; Q6 Y8 s  q* c4 R4 F( F   Nets:     733 gnd

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
又,請問您是用哪種製程呢?

看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
" V. a6 ?1 @3 X/ U. O' W因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
; b6 D2 Y/ C8 f7 {1 L                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
都顯示了check abort的訊息.
另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
9 }5 Z# ~# t  g# z+ F1 J8 R且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?
9 @1 ?3 l7 ~6 ^5 q( j8 a0 h
若您使用的並不是以上我所提到的由CIC提供的製程,
% j+ ~! n, d, K9 i' F: T" ~# K那...我再想想辦法,看如何能提供你關於此問題的解答.
: M  Q, w) j2 S& D) M
7 \* ]) @+ [# f嗯...我不知道在這裡留下我自己的email address是否會違反版規,
所以我暫且不留,若您覺得我以上的提議可以接受的話,
% o$ `5 h& X8 i請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
希望能對您有幫助.
  p: i9 c# K. s$ e
p.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
8 p2 p' |8 W% |: \. f) F8 }另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
$ n  m. W9 y, I4 X# n; n2 k當然,若您的問題已經獲得解決,那樣當然是最好的了.
. {9 e/ M/ ^: g2 {4 o祝您順利!!

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
2 q9 \) c& D" R: S+ RYou could separate these p-substrate with usage of PSUB2 layer.

lli3793

我碰倒過，就是說短路了
你的 gnd 和別的 port 短路了，才會有這種現象