很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
7 o5 C2 _% E  K9 N不過，在virtuoso編排！
但是，在驗證方面出了問題！
所有pin腳和接線全部都驗證ok！
- r" o4 J; }. Y# N) c4 S/ }( B# u但是，只有一個錯誤！
( t: {! H& V% N4 w! Y就是無法打gnd這個pin腳！
只要打上去，在LVS方面就是無法驗證，
1 Y& g; w# n& _9 p/ u以下是我所看到的錯誤！
請各位前輩給小弟新手我一個答案！
" v8 S$ k7 X$ t- z是否可以寄信給我！感激不盡！
小弟的信箱====>jine608@yahoo.com.tw

, e' ^7 V) N$ b: C" [2 H0 uLVS方面所出現的錯誤！
6 u  n4 h1 t, ~. VERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
***Galibre finished with Exit code
0 n5 r, A4 M$ W' ~9 y4 G
% L) A8 `: q) W; s. @% e5 d以下是VCO_test.lvs.report
4 M- v: l! b. CExtraction Errors and Warnings for cell "VCO_test.calibre.gds"
---------------------------------------------------------------
# K. r6 y! j. ~% t: W
5 H$ T* o4 u% sWARNING:  Direct connection between different ports:
2 B" A5 N0 k! t* K+ X- g& X          Port names:  gnd  gnd  
. A" H/ z/ u3 a) D% r0 G: Q! AWARNING:  Direct connection between different ports:
( _% k6 u) F% y; p# ?          Port names:  Vplus  Vplus  
1 u/ ^; ]" ~# P7 QWARNING:  Direct connection between different ports:
          Port names:  Vminus  Vminus  
WARNING:  Direct connection between different ports:
          Port names:  vdd  vdd  
" \; O* u1 O9 C( m: v6 S4 V5 A" pWARNING:  Direct connection between different ports:
, C( N6 n( A$ m3 f          Port names:  Vctl  Vctl  
6 t% b8 N- N% W( M  t9 j; W


8 a$ \$ V9 r5 h" u5 d+ A7 {6 NConflicting connections STAMPing layer sub:2 by layer psub.
   Location: (-247.595,2.410)
   Nets:     733 gnd

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
4 L; S+ v6 W* U  S) W又,請問您是用哪種製程呢?
! e6 h4 m  N  v/ M; v: v
; d, u' j, ^" q6 |% ^6 F  D- u看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
都顯示了check abort的訊息.
另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?

- `* m$ Z+ S- x! s2 B! i/ f4 ]# d) A若您使用的並不是以上我所提到的由CIC提供的製程,
4 N" @2 m+ e& b' K/ h1 q) ~那...我再想想辦法,看如何能提供你關於此問題的解答.
1 D, a) X5 p8 |+ l( F* ~
嗯...我不知道在這裡留下我自己的email address是否會違反版規,
; o' |: v& J( D# Y( C' ~所以我暫且不留,若您覺得我以上的提議可以接受的話,
  r/ @& R# k7 P4 A0 K. T請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
, V! T' ~# S7 {* |! T9 i) Z希望能對您有幫助.
6 P7 Y7 |9 g# M$ T5 |! r. ^
p.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
0 `. s* x# _7 S6 @但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
8 ]6 u% v, i3 Q/ m* Z, v3 {6 k當然,若您的問題已經獲得解決,那樣當然是最好的了.
祝您順利!!

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
) S# j# p1 {0 wYou could separate these p-substrate with usage of PSUB2 layer.

lli3793

我碰倒過，就是說短路了
你的 gnd 和別的 port 短路了，才會有這種現象