很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
不過，在virtuoso編排！
  s: L# N" x! }: h但是，在驗證方面出了問題！
  ^+ c- ]' X: {# N所有pin腳和接線全部都驗證ok！
& V7 B9 ?8 p5 m. h3 _4 ^& G但是，只有一個錯誤！
就是無法打gnd這個pin腳！
只要打上去，在LVS方面就是無法驗證，
; k( e% I) x" i# t; a以下是我所看到的錯誤！
) d% @7 `& ^" ?, r6 t5 p請各位前輩給小弟新手我一個答案！
* n3 V# [% O' u- U0 l/ Y是否可以寄信給我！感激不盡！
( b7 h- o; z) ?+ E7 C$ V  ~1 \小弟的信箱====>jine608@yahoo.com.tw
0 `3 N. _3 r# C% u- \
LVS方面所出現的錯誤！
ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
+ [2 n. j( G4 K6 N/ x! Z***Galibre finished with Exit code

5 U! c* @# S& S以下是VCO_test.lvs.report
Extraction Errors and Warnings for cell "VCO_test.calibre.gds"
---------------------------------------------------------------

- r- E; r3 P9 g' lWARNING:  Direct connection between different ports:
          Port names:  gnd  gnd  
WARNING:  Direct connection between different ports:
, R: ~. x) A4 X          Port names:  Vplus  Vplus  
8 u6 C! z; @7 BWARNING:  Direct connection between different ports:
          Port names:  Vminus  Vminus  
WARNING:  Direct connection between different ports:
+ d9 k0 }7 v- L. K8 I4 w" k          Port names:  vdd  vdd  
# _8 X6 G, k( J/ P( J( `) P+ I/ mWARNING:  Direct connection between different ports:
8 g& L# ]* p1 ^- Q          Port names:  Vctl  Vctl  
8 j! K: D8 M6 J( [
- |" m1 q9 I+ S

Conflicting connections STAMPing layer sub:2 by layer psub.
6 n) l& ^" B: C3 B/ V% l   Location: (-247.595,2.410)
   Nets:     733 gnd

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
/ {4 s9 `& g3 `) Q  J2 Y又,請問您是用哪種製程呢?

: \" {9 q+ E4 z7 c5 B5 W看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
6 l* d# Z9 H1 p) D6 U+ Z                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
都顯示了check abort的訊息.
另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
* ?8 k0 c. _+ m3 A老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?
5 ]! e# R6 l& c; O( d  N1 V4 t
若您使用的並不是以上我所提到的由CIC提供的製程,
9 o9 P: W4 u- z8 g7 h0 s那...我再想想辦法,看如何能提供你關於此問題的解答.

嗯...我不知道在這裡留下我自己的email address是否會違反版規,
所以我暫且不留,若您覺得我以上的提議可以接受的話,
請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
希望能對您有幫助.

p.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
  `5 ]% i# R4 \% C- ?+ C但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
當然,若您的問題已經獲得解決,那樣當然是最好的了.
祝您順利!!

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
  S; _; m! b+ ~: U! b& \4 nYou could separate these p-substrate with usage of PSUB2 layer.

lli3793

我碰倒過，就是說短路了
你的 gnd 和別的 port 短路了，才會有這種現象