請問任意餘數產生器要如何設計 - [懸賞 RDB 10 元]

masonchung

Verilog " % "餘數運算 無法合成硬體
有人知道可合成的"任意餘數產生器"要如何設計嗎?
' p- R; Z3 F& i) F9 a0 R& h1 V亦即求 X % Y (Y的值不固定,X ,Y均假設小於128)

5 o  j- ?( Y$ s- }$ w+ [: u& r[ 本帖最後由 masonchung 於 2007-1-25 02:42 PM 編輯 ]

tommywgt

如題, 所以使用除法器就行了
  {3 `4 @1 q4 G5 u4 a在fpga的tool都有內建不用錢的lib
在dc下可以呼叫design well的除法器
想自己寫的話有二個方法你可以試試看 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器

以上的方法我都有試過, 你也可以試試看, 一定可行的, 試完要給RDB哦!

masonchung

恩,我可能沒說明清楚
% V- @- r& @" ]% |* @' ~重點是=> 除數(Y)是個不固定長度(每次計算要能調整bit數,可能因外來條件而變)
這樣的(餘數產生器)除法器可以寫的出來嗎
* i5 S, E/ J; G! j! p$ A
1 d1 R4 S; H4 a  ~/ J% H  B[ 本帖最後由 masonchung 於 2007-1-30 10:08 PM 編輯 ]

tommywgt

如題, 我可以再補充多一點:
9 ?, @' K. g4 ]  V自己寫的話我還是建議: 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器

: x- V! j, k- A  \) o在synsizable的code不可能故意寫很大的code等著用, 所以呢, 我這先提出二個方案
1)
在verilog下有個東東叫'define
- W. N5 S6 H1 `7 L, C3 Q在vhdl中有個東東叫constant的
透過宣告來知道word legth
  I3 }- }" m9 B$ t一定可以的
3 O3 q* X  `+ @) Z
! F* z4 P) }' P; V5 `  K/ s2)
( B6 K1 ~1 I" J2 r在使用這個自己寫的lib時用generic (vhdl)或parameter (verilog)傳入長度, 在code裡就可以判斷了
4 Y% q. N0 Y$ l! [  F
0 ]6 ^: w6 x2 _5 b這時for跟while這些不常用的指令就很好用了, 而且一定可以合出真正的硬體的

masonchung

對了請問一下用for 迴圈去做
這樣如果除數(Y)有(7~1)個bit可變化
+ F! h; f. a3 z. k: w是不是會產生7個除法器 (7bits DIV,6bits DIV,...,2bits DIV,1 bit DIV)?
還是128個除法器?
% c  u4 {* B, r, r有無更省gate count的做法呢?

tommywgt

在二進位的長除法其實只有比大小而已
& v* Q. s+ S. w, `# Y7 y! k" S用FOR去比的次數就是你的被除數BIT數(不是除數喔)而不是每一次都產生一個完整的除法器

" Q  V8 z& g9 P& K: n長除法做出來後你可以試一下RADIX-4除法器, gate count比較小, 速度也比較快...

tommywgt

這個問題還是沒有解決嗎???

masonchung

謝謝 tommywgt 大
( c1 N7 `  A: g4 W2 j- |" ^' S我想出長除法的code囉