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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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27#
發表於 2020-8-13 22:54:56 | 只看該作者
還在學習製程的資訊
; j; G0 \9 x. Y# [1 Y) iic layout是艱深的領域阿
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26#
發表於 2014-9-22 22:23:33 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。++++1
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25#
發表於 2012-4-17 10:08:06 | 只看該作者
OOXX.......................................
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24#
發表於 2012-4-17 10:07:53 | 只看該作者
回復 11# 君婷
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23#
發表於 2009-12-17 12:54:47 | 只看該作者
還在學習製程的資訊
3 e5 y- w9 ]6 h: y2 _1 O: [ic layout是艱深的領域阿
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22#
發表於 2009-9-3 09:14:20 | 只看該作者
我想知道ㄧ些tools的使用技巧和方法
$ w& u% r% t% Q& ]因為每ㄧ家公司的要求和做法都不ㄧ樣
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21#
發表於 2009-4-28 16:42:27 | 只看該作者
我layout的速度還是很慢0.0
) V! w8 @5 }; @. N: @: s( S& x$ Y希望能知道更多比較快的方法
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外
! D  q4 J& e( `/ S# P, X還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~9 p0 r/ b$ n- e& ?, `0 }
像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是
1 S& o  V- p7 Q* C+ kLAYOUT在畫不同類型的電路時* ~; r. @5 G" g* }; T
佈局的方法是否會有所不同?: I" D. m& ^, J% b1 j
) l4 N8 l6 h, w  b
還有LAYOUT為什麼可以一眼看穿這個電路的連接方式6 J3 R* q. L# O1 M6 ^
但是我們這些很少看LAYOUT的RD 就會被一大堆顏色
7 X! l: j+ t& W/ k  r給迷惑住.
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西" g% f1 Z$ Y( r9 F8 {
在未來竟然會被拋棄,那倒不如不要學。
5 `: r; N" I. X因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業( {: S$ w# A2 Q9 D5 D) u7 u
找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。
& i' P2 f# T* s* D( M3 w那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。
$ L' `5 _: J5 S8 U& j" S9 f6 D這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。* M# J! E8 R1 c; n
* v% Q1 q% q# p! B  p0 F& _
各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,
9 {3 n/ z  ^  B; Z只是一些指令的不同。
7 A  g" Y: f5 D5 W
" B5 t/ F0 R3 W! w8 B1 q這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...9 ]9 e" }0 c0 L0 }, ^' c" k& v
所以這個部份主要是查指令的工具書看他的寫法吧。
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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!  s! Z9 N# t$ m
小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。# I6 t5 d4 O+ ^5 S. D

$ z5 f& V5 D  j$ `& w' ^但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...: t  P2 L0 e. }% X& l" X
還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂
/ i. c2 P) I; T1 s; W2 ncommand file內容吧 ?
6 H: O" @  z/ f/ W: }2 B我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^
% R7 R' L. b3 H- x! [) u/ n目前暫時還沒找到呢!
4 N# I- c2 e# T3 c" n這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表
, B6 y$ E5 }1 j# x/ Z' z對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
. `/ l6 u; Z9 i% E像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...

9 Z: W# ~7 M7 H4 C) o  Q6 v5 ?1 p1 g( p& ^) D1 F
關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準% L. ^; W& s* s$ g, ~# Q) S
因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,
6 B& m6 I  _  b5 G2 K所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。7 H% i+ B2 s/ g# `9 J

7 K: \# ]9 h- R建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。  Q# T0 J/ t' s: M, S

# d7 g0 j0 @7 ~LVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)# }" o& Z; {/ H% \- S

' O( w! {* S( y) Z; }  b: x0 u- vLAYOUT ) u6 O2 q5 v, c4 E% `
最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點
% g7 \8 F: O3 Z+ B4 D! I: bex:' A5 q( C& X0 ^
& Y$ X6 l, T3 ]5 Z7 U! z  i1 f
layout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock
, L' n$ r4 j, v+ F在netlist 的top cell看到的
6 D" ?. h* ?9 R  d3 S.subckt topcell A B C VDD VSS clock
4 V% C% _3 }6 b! k5 k) \8 s# x* _/ E6 g- U5 j2 a' r7 ^
以上應該相符合
8 M# ^$ A, R1 l  M7 z  S; ~! c6 i% }# y4 W, |1 G
如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist
/ A: x0 i9 j8 K1 {$ b===========================================6 v, T: x2 [; L( C3 @3 b
port對了後先解short問題,vdd&vss有short這就不用玩了
0 G+ {  y! Y8 ?5 L  L這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@9 y9 @. Y# G* T0 y% C6 d- A  X) y
% z. N) h  |5 L3 }) c7 G8 X: q
再者看有沒有soft connect4 z; E1 J& y# E( q
這個部份在有多組電源名稱時會發生
6 T" C& S% s/ L) m3 x4 [  Tex : DVDD DVSS for 數位
# @" _+ D% y" A3 S      AVDD AVSS for 類比* c3 r4 }0 K) J
      VDD33 VSS33 for IO ring使用$ C" \; f- A8 p" J* ]( z0 K

* z( f8 h# Z4 M0 m  p' {7 _正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形
) r3 H4 e: p! s2 m( P現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。
9 [  ?: m/ [4 \4 |* E==================================================
' c5 L  e7 e( i" J0 B其他一些比較平常的狀況& L+ F: d2 e& [2 B5 v4 O: n
layout 上2條net對上 netlist上面的1條net
/ Z) K; u  D* \+ i$ T' L===>通常是open掉了+ J- p1 Q6 ?7 [. z9 t6 a( \0 ~
layout 上一條net對上 netlist上的2條net 9 W4 t' S' I7 a; [3 h, \/ y4 z
===>應該是short到了9 O$ `; \+ D% I) B* H' P
4 _3 @5 p/ S2 N5 ]/ S
2對2 互換的線3 k0 d) @1 o8 l1 w! E& D7 J7 w
你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到
8 S( {1 v1 }; p1 s1 R8 n! z! D這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。5 a8 d% X' R' }: U; [9 U
這個好像在cmd 有選項可以調整的
$ b8 K0 q- k) z; B! [==================================================; g8 p- S2 G1 s6 e
有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?8 t' h# @6 b1 ^  n! S; p
是覺得煩還是看不懂?
% ?5 O  ~  I, T1 S: }$ \+ S. \像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,
4 R8 P7 x7 H* ^/ c: @7 S3 B因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。
" C' \; c5 V  f7 C==================================================
- _$ Y& L3 Z" v- c; B$ x1 l
* w! k! C, B3 E( d! U. C& O/ i個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
. {0 }8 j; ]; x* X7 l  _希望對大家有的助益。

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chip123 + 3 你的經驗就是知識的來源!

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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
2 q- h9 J  i* K3 l# N/ t像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。
3 B% w, t1 W3 s/ A小妹希望能徹底了解除錯訊息 所要表達的意思!# I2 T0 Y+ W3 A! x0 x
而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!, \+ j' L2 @6 H+ i- w
如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!2 o. U9 \& v# }! @$ u4 @
但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!
' R' r& v2 c7 x9 E9 E小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^! i! r4 F3 I8 a. @0 q( K) `7 @( X; S
相信能讓初學者除錯能力升上許多  是吧^^

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參與人數 1Chipcoin +3 收起 理由
chip123 + 3 勇於求知!多問多看囉!

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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!' O4 h1 V6 w% L
& F7 p, f1 k$ q" b. d
先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)
6 Z% Z9 J' q7 Z- b2 a) ~' L) P' c( Y也有友站區分成:& {3 o* X$ b; R* ^# s2 e1 }- O; C

. b0 z+ k1 L$ ?, m2 HCircuit & Simulation
! V& \3 V: P$ s+ s% U  S' X8 l4 ~Circuit architecture / Composer / Simulation / Analysis & others related to circuit design: D. y3 J- |+ q# ?: X
- z3 ?9 O$ I- Z8 J, Q& Y9 Y& i
Layout & Verification4 Z( [" t9 e) y( H( ]; ?. r* [" _
Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related  y$ |& L( @3 [9 @- k1 }6 S; `; }6 q/ w

& i8 e! w7 M% Y1 M8 C9 QLanguage & Programming7 h* @- n, A8 i) P  Z2 O
VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.
, z3 L0 n  Q( Y: `/ k( C4 p, m2 N% |* M" j9 h7 t3 q) m9 M
General Topics
  `8 C- a: C. E: [3 V. [Roadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
" J5 h6 F4 W/ y, w
0 `: O8 X, b! w6 O0 ^) A9 @
長知識靠大家!大家以為如何?
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應7 D6 \/ I5 q7 W/ g7 U
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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