電源雜訊滤除方法請發表意見

emhom

請各位菁英發表電源雜訊所帶來干擾解決方法
除了電感電容以外是否有何種零件可代替或是線路可發表?

clyde64

干擾問題通常由開關元件、電感、電容在高頻切換時產生，良好的LAYOUT，個人覺得比其他方式都更有效

dogear

同意clyde64大大的說法
layout的線路如果良好是會讓整的雜訊降低(不管在conduction or radiation)
這上面的know how也會因為不同的電路應用技巧而有所不同
不過
個人覺得任何元件或電路的在不同頻率的等效電路是很重要的分析重點

tommywgt

有個東東很好用哦===>電阻
沒騙人的, 在很多時候LC不行時,電阻很好用, 不論是對電源或者EMC/EMI都一樣好用, 只是不能用在大電流的電源就是了...

sjhor

有很多的時候  在IC內部  就會有干擾的現象
這一部分是 IC 最大的的設計困擾
目前  除了 Try & error 的方式之外
只好儘量的避免 Noise soure 的干擾
但IC內部因為基底共用  所以困難度更高?
可有人可以分享這一部分的經驗?

monkeybad

IC內部的雜訊干擾問題目前我知道的有幾種方法 提供給大家參考 也希望大家一起討論
因為現在IC大部分是類比與數位電路整合 數位電路因為在切換high low inverter會產生很大的電流 所以數位電路的VDD VSS通常Noise比較大

(1)一般在電源線供應方面 layout時會分成VDDA(for類比電源) VDDB(for數位電源) 以避免干擾

(2)至於地的接法 我是看Razavi "Design of Analog CMOS Integrate Circuits"裡面講的 有兩種接法(A) (B), (A)的接法因為數位電路電流都從
VSSB流掉 所以對IC的subtrate比較不會有很大的干擾 理論上應該會比較好 但是實際上因為數位電路是用Standard Cell去合成 而Standard Cell裡面NMOS layout都是SOURCE與BULK連在一起 所以實際上用(B)的接法比較可行 (當然除非真的去改Standard Cell的layout)
所以在類比設計電路時 比較敏感的電路例如像AD DA VCO等layout可以把NMOS的SOURCE不要跟BULK連在一起 另外再接一條線出去 SOURCE就不會受到BULK(subtrate noise)干擾 讓VGS雜訊較小
當然這時候因為VBS不為零 gmb會對電路有影響 但因為gm比gmb大了約十倍 所以若VGS的雜訊比較小的話 應該noise會比較小
(接地這裡因為也沒有實際做IC Sample去比較還有量測 只是我的看法 不知有誰比較有經驗的提供意見)

(3)類比訊號用差動訊號來傳送 可以有效減少common-mode noise 算是蠻有用的一個方法

(4)數位與類比電路layout時分開 類比電路可用guard ring圍起來防止Noise

當然還有各種防止NOISE的技巧 目前只列舉一些我知道的常用方法 希望各位比較有經驗的能一起討論 或是不足的地方在多補充

sjhor

感謝 monkeybad 的提供:

其實 Type A & B 都有優劣!  但是  substrate 還是要引電位，不引電位應該會產生很多的問題吧!
要如何解?
所以比較常見的是使用 Type A
然後在 Digital Block 下拉ㄧ條 VSSA 去引 Digital block 的 substrate 電位!

但是還是會有ㄧ些數位信號會和 Analog signal cross or 平行
所以還是會有類似 Cross talk 的問題?

還有因為 Power MOS 的 On/Off 常常會影響 VIN(Power) 的乾淨度，
要採用何法? 才可以將此 Noise 避免掉?

gimayon

數位電路因為在切換high low inverter會產生很大的電流 所以數位電路的VDD VSS通常Noise比較大??

多大?? 幾百u? 別傻了~~好嗎
請把數位訊號作 FFT 分析  就能看到  "高頻雜訊"

finster

就以我們自己的作法,在chip內部是把digital和analog的power完全分開,亦即是兩個完全獨立的power supply
如此一來digital和analog兩者就power supply就不會有互相干擾的問題
當然,若沒有那麼多power supply pin的話,通常則是採用將analog block作一個內部的LDO circuit
如此一來,analog block則因為透過LDO所以對於power supply則比較不受干擾
不過,先決條件則是LDO的performance要夠好,PSRR儘量要在72dB以上才行

至於在signal跑線上
我們較注意的是digital clock的跑線在跨過analog block的區域為何
因為digital clock signal的頻率都有幾百MHz,所以我們都儘可能避開它穿越一些analog block,若真無法避免,通常作法是隔>=3層metal
而對於一些極低頻如32.768KHz以及differential signal(如two port ADC/DAC output signal), 我們在內部會用shield方式來作

最後,power mos的on/off的noise是很難根絕的
我建議的方法有二
一是採用不同的power來供給,當然,這要看能否有多出來額外的pin和power supply
另外一種則是採用內部的LDO來隔絕power noise的干擾,不過這個樣子會多出一些額外circuit
而我們採用的是第二種方法

ianme

PSRR 72dB以上，雙電源的話呢?PSRR+ -皆為72以上?另外這個值是經驗談嗎?還是有其他原因??

finster

PSRR 72dB是單電源LDO一般常見的產品規格
當然,performance愈好的LDO,PSRR值就會愈高
而為了design margin和process corncer case,simulation時PSRR可能會高至80dB左右
至於雙電源是否也是此值,因為我沒作過雙電源的LDO
所以就不知道這方面的規格