電路模擬上最頭疼的問題

chip123

瞭解一下大家在電路模擬上曾經碰到過哪些問題。願意分享些經驗者，賞+3 RDB 以上!

brian_shu

大家好,

我是 NB EE Simulation engineer.
我覺得最大的困擾是 有些資料無法從 IC 提供商那邊取得
(例如 IC Package Model with power/gnd effect 對Power Plane 是理想的設定下 是不需要上述的資料 可是要做 SSO/SSN 或 Power Integrity 時 就很需要這些Data.)

& {& I6 \0 h4 u% a  {資料或模型不足 很難做到後續EA的驗證~

這是我目前 做困擾的事~

henrylai

PoSim時間過長

masonchung

請問您如何做SSO/SSN 或 Power Integrity ?
  B, u9 r4 W4 W) j用啥軟體模擬呢?

5 y! l4 C* E  z6 W( \2 {, h我蠻好奇的是NB EE Simulation engineer要做那些模擬?

andy2000a

不同 case 要分開說

+ Z7 [  b& r" [SOC design : digital 很多 analog 一部份 .. co-sim 要很久  因為 兩邊要互相等  萬一 analog 很慢
8 N1 u# t# p: l: A$ R; W7 i- S   但是 不跑又不太行 , 除非使用 behavior
7 V) P4 X9 J. |HDL :  如果電路大 post-sim要花不少時間
: F- z9 w1 `* d! k$ e; G/ Sanalog :  不準  就算 hspice 還是一堆不準 , 還有 postsim  還有會發散  
) B) q4 S- s4 m. t& {: |RF :  noise 問題吧

edward0519

模擬軟體準確度差，很容易造成Sim Engineer自信心不足，
# z+ Z/ Y; q; d5 F& M總是無法找出最適合的論點去解釋issue。
模擬軟體收斂度差，在HSPICE相當常遇到，
雖然能利用某些指令將其收斂，但相對的也會影響準確度。
軟體無法支援multi-port S參數或w-element，
0 G+ _3 T2 v% l6 q8 [我想目前不支援這兩種格式的sim軟體，應該沒辦法存活在EDA界吧！

ahsi

基本上我是覺得有兩個地方
% W( J8 u3 }, a2 }第一:軟體的模擬時間太長。(等到要睡著了)，只好犧牲準確度囉!!
  H2 n& y0 q/ l# N8 B- X& P8 ^! Y第二:軟體的收斂度要注意。。。

yhchang

有些電路的模擬  一定要用準確的軟體來跑
但是又會花很長的時間模擬
- M; K4 X. L7 h& T$ o: M8 a6 j2 S所以最後就變成  自己作電路計畫的時程非常重要
3 t2 X5 n6 J) S) x不可以把要跑很久模擬時間的工作擺在最後做