verilog 觸發問題

peliuya

今我欲使 sys_signal 此輸入訊號在正緣時，使 rst_B1 訊號為 High。

正緣過後（即下一個 system clk(50 MHz)），rst_B1 復歸為 Low。
. h, s7 Y- Z: V" z" p. e5 m2 R
1 s, e0 w! ~' M$ usys_signal 此訊號為  60 Hz , Duty ratio 為 50 ％ 的方波
7 z: c6 q; e. H. h
請問應該如何撰寫此段程式？

nesty.tseng

always @(posedge CLK_50M or negedge PORB)
& p& ~; A; R( h8 [- `begin
  if(!PORB)
/ \; H2 l; ], b1 z% ?! O' a    sys_signal_d1 <= #1 1b'0;
) U! ^" D9 ~: K) l! |  else
    sys_signal_d1 <= #1 sys_signal;
end
+ c( s: ~1 p& k: I7 U8 A# R2 }2 _
% N: T2 `( n5 Z- K2 n) cassign sys_signal_pul = sys_signal & ! sys_signal_d1;
0 ?+ n2 `8 W% B
always @(posedge sys_signal or negedge sys_signal_pul)
begin
. G; {) y6 q% O" [) ~0 Q$ Z! z  if(!sys_signal_pul)
/ M1 Z/ T, J0 y/ Y" d' O4 r    rst_B1 <= #1 1'b0;
* z5 m+ l# O! Z" x$ d/ }  else
' V: {) q2 J( e4 e7 P3 W2 q4 w    rst_B1 <= #1 1'b1;
2 b% I0 E% r/ P+ L" p' C9 K/ {end