90nm製程的Threshold Voltage (Vth)數值的疑問？？

異星人

由於學術的研究需要，所以要模擬90nm製程。

在過程中發現Vth(Threshold Voltage)並沒有比較小。

& Z$ x* @0 O- j: V% ^* s範圍大概是在0.5v∼0.7v多吧∼！！（在Linear與Saturation region）

2 n. Q& W/ o: }然後我查一下聯X電子的SPICE MODE的pdf檔，在Saturation region
file:///C:/DOCUME%7E1/Riley/LOCALS%7E1/Temp/moz-screenshot-2.jpg
. T. n) E6 `" Z# L7 Q發現它的Vth可以到0.3v∼0.4v多，我照著它的W/L的size去模擬。

* a; D$ T$ D9 v4 c5 w8 K5 G去lis檔看Vth值，似乎沒有上面寫得那麼小，這到底是怎麼樣呢？
2 v  p: U5 v' V5 a+ U, I2 l
它也沒有給VGS的大小，就只有上面所出現的VDS＝1.2v。

6 m5 U! {9 G) q! h' J$ I1 k另外，我想問一下如何用hspice模擬出Vth vs L(length)的圖形啊？？

8 Y  U/ l9 Z/ N

1 M, V) L5 \" H* \, s, |
' W2 P0 ?' ~) {% j* f8 f: C$ x
# t' l0 {. f2 `! l[ 本帖最後由 異星人 於 2008-12-24 11:58 PM 編輯 ]

caesarxl

跟你用的model level有没有关系呢？
( U- c2 i( `( A1 j5 C文档中提供的应该是某个W,L下的实测值，model level不同考虑的实际效应也不同。

caesarxl

楼主，建议你仔细学习一下什么是阈值电压，再学习一下二阶效应对阈值电压的影响，然后再来分析这问题。
可参考gray的书，或《数字大规模集成电路设计透视》开头都会讲这些。

異星人

Threshold Voltage（Vth）這個我當然知道
7 i; I% F$ Z3 e/ [6 A* |
跑過0.35um與0.18um的製程，

它們的Vth都不會太大，可是90nm製程的Vth卻沒有明顯減少，
0 k# u) F/ @' O2 q
. H# w& {& ?' A3 Z* C: N' I讓我懷疑是我的LIB跑錯了呢？？
! e5 U/ L  T8 h9 z; s
還是90nm真的是這樣子啊？？
7 L9 _6 ]4 K# C3 h
2 ?3 i& q3 y( b& `8 z因為NMOS在cut off 時Vth=800mV多∼！！
& K: Y( Q0 r+ @2 D& [
所以才另外問一下如何用hspice模擬出Vth vs L(length)的圖形啊？？

Sgw

我印象中，製程的微縮並不會影響到Vth，也就是說到了45nm，Vth也差不多那個值。

caesarxl

那看来是我有理解不深入的地方了。
原文中说：然後我查一下聯X電子的SPICE MODE的pdf檔，在Saturation region
2 c" N% o! x9 m9 M+ _$ Z8 N* n( O發現它的Vth可以到0.3v∼0.4v多，Vth还分saturation region的和cut-off region的？？头一次听说。
, q9 _! m& G6 m+ u" j原文中说：我照著它的W/L的size去模擬。去lis檔看Vth值，似乎沒有上面寫得那麼小，這到底是怎麼樣呢，它也沒有給VGS的大小，就只有上面所出現的VDS＝1.2v。Vth不就是VGS么？？

另外，楼主的问题究竟是什么？是说你仿真结果和fab提供的文档不一致么？
! x0 K6 d7 L# ?2 @' c( D还有楼主的图片是你的仿真结果还是fab文档？
I'm really confused...
. x! Z, Y2 _2 M, a# }等待高手解答吧

caesarxl

请问楼主，你是由何种逻辑得出90nm的工艺Vth一定会小？影响阈值电压的因素有很多，工艺尺寸缩小仍然可以把阈值电压做的与大尺寸工艺差不多，为何一定会变小呢？

semico_ljj

LZ以为90nm的Vth是多少呢？

semico_ljj

90nm的Vtn0  一般就是350mV∼45mV左右吧

異星人

若是我改變Vbs的值的話
3 o; _$ e- M2 |+ z$ Z( w' [- `
就可以改變Vth值了
4 G6 l0 x* l, M  f/ q  J2 Q
NMOS增加Vb的確可以減少Vth，但我想知道原因。
- h. `, {3 Y& u, W0 T5 Y! `
由於跑過兩個0.35um與0.18um製程，
& z' J5 E0 k* x/ ?$ N' d: [7 V
直覺上，會認為Vth應該會減少。
% `5 k4 |& Y8 {3 A. T
0 q* Z& b7 C+ B9 r' N/ G0 t由於我使用與其他兩個相同製程W/L的比值
# O0 d7 f$ S2 x9 X2 q
7 P$ f# a0 V- c6 L& X& R發現90nm製程的Vth竟然比較大，
7 g5 {6 P: M+ P' d# k9 X
所以覺得很奇怪，在相同的W/L的比值之下

Vth或許應該會接近，更小的製程應不會比大製程的Vth大
) T7 Y8 R; k- o* r
所以才會提出這個問題∼！！
, ?6 Q2 J& V: W% `3 {% W
若是Vth沒有逐漸的變小的話，那VDD何必減少呢？？

! K6 j5 S! R$ Y+ H' z0.35um→Vth=0.5V~0.7V→VDD=3.3V

" R9 \2 V8 F1 h+ J2 ^$ K0.18um→Vth=0.5V~0.7V→VDD=1.8V
) m) C% }; j6 F2 ~2 b( M" \
) y8 [, S6 G- f+ u1 g0.09um→Vth=0.5V~0.7V→VDD=1.2V

在製程縮小，而Vth沒有跟著逐漸下降的話，
# F; S: M; [0 C; q4 b
% i8 P6 h, b! N# Y3 K' c* B若是考量到功率大小的問題的話，

我想現在用成本最便宜0.35um製程就可以了，VDD給1.2v
/ P3 u. |& {  S% F" x# _+ `
若是考量到 電晶體數量 / 面積 的問題，就另當別論了。

semico_ljj

Vth可以做的较小，但是漏电很大，所以Vth<300mV不会出现！特别是数字部分，Vth较大，为的就是漏电小！模拟部分Vth可以很小！

dr.shawn

請問 在模擬之中 下VTH= PAR('lv9(MN1)') 求得的意義 跟真實的VTH有關聯或是有意義嗎

johnjohn

先進製程，Vth不會變低，這是考慮到漏電流...等非常多因素所決定的。
Vth跟VDD大或小無關，所以才會有VDD越低，類比電路越難做的情況呀。

NMOS vb電壓提高，Vth會降低，這現象剛好跟body effect相反，這是由控制PN介面的bias來改變Vth的一個技巧
3 _5 p: M0 R) |& v- u6 D想要使用low Vt 元件但又不想多花光罩就會使用控制body電位的方式來得到low Vt。
: _2 V, b% P1 N3 UPMOS也可這樣做，不過body電壓的控制相反就是了。

daodai

90nm 标准的应该是200—300mv  但是如果你是lp的要大一倍以上，如果是lv的那就要更小一些

chungming

Vth不隨MOS scale而變小 您可參考 Razavi pp 579~583
page 583中間有寫到目前MOS scale不完全是constant field
+ ~- n& V6 U" J# S: L4 B# D: Y: u
: @* c, a8 u0 E. f而Vth隨Vb而變 您亦可參考Razavi pp 24 eq2.22 Vsb為負值就可略知一二

tain

T90 release出來的多半是low power製程
" s* G9 K1 {8 B7 U7 y: Q, oU90 則可以用到normal的製程
0 Q" f8 p3 c  @- |4 u看看你拿到的model是甚麼