急!!!! Verilog硬體描述語言設計移位運算子題目

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請問一下有人可以幫我解答這個題目嗎??非常感謝
以移位運算子設計一個除八的除法器及乘八的乘法器(利用控制輸入做成乘或除法的選擇)用資料處理模式及行為模型來完成。

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我只會用DATAFLOW寫單單除8右移 一起寫我寫不出來
/ D' c: r$ ~" Q4 ~( ]$ Amodule sh(a, out);
input [7:0] a;
- R" F: a# `$ U* f1 b/ H. woutput out;
wire out;
! d4 N) r% s  S. ^7 Lassign out=a>>4'b0011;
4 r' Y7 a! H9 a4 F4 S4 q: s6 S
endmodule

masonchung

module sh(a,division,out);

& X1 S8 a$ m6 G/ {; s5 Oinput [7:0] a;
input division;
output [10:0] out;
. Q+ o  M! y* E2 Q% r, ^* r  E$ Preg [10:0] out;
wire [4:0] div_8_out;
8 t5 j; e/ V4 K+ rwire [10:0] mult_8_out ;

assign div_8_out = a>>4'b0011;
4 \7 _, j% }( T. B( Tassign mult_8_out = a<<4'b0011;

always@(*)
& r/ b# K% e$ h/ \9 ?& g9 Zbegin
' ^# Q$ P" ~5 R. kif(division)
  begin
. ]1 M! e- `3 B+ o! g    out ={6'b0,div_8_out};
/ D: `; n# Z' i" A  end
* t4 H+ ~& H3 N- yelse
  begin
) r8 i# c9 p& _3 z0 O4 Y# w" S    out =mult_8_out ;
0 |0 s: o# h7 \+ b; V; T6 n  end
& r1 f( x( g: k6 A1 Gend

endmodule

5 O  z7 P8 }9 f6 V[ 本帖最後由 masonchung 於 2008-12-22 02:22 PM 編輯 ]

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原帖由 masonchung 於 2008-12-22 02:16 PM 發表
& B0 T6 E3 [( d! |5 zmodule sh(a,division,out);
. H0 s: P: Z, D0 l# N+ N" {
+ S, G2 y$ r4 U3 o; ~& binput [7:0] a;
input division;
output [10:0] out;
0 j1 u. F" I4 ?0 a' P, [7 _; y# [reg [10:0] out;
7 f) i- o0 U: `: w4 e/ f& n4 awire [4:0] div_8_out;
- H5 W: k+ L( B- i; w0 lwire [10:0] mult_8_out ;

assign div_8_out = a>>4'b0011;
( V: T& |( {) P# W$ z9 n  }4 kassign mult_8_out ...

% K' u8 E. W5 _3 }' k/ u. ?2 }
+ V* o* h1 g% @0 ^請問這是DATAFLOW與behavioral一起寫的嗎??
還是兩種模式開寫的呢??
可不可以幫我分開
DATAFLOW寫一個 behavioral寫一個
真的很感謝你