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[問題求助] 餈��遛��ost simulaton撌桀�憟賢之嚗�蛹隞��嚗��

電梯直達

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發表於 2008-12-14 14:52:14 | 顯示全部樓層回帖獎勵

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大家好，我现在正在做一个folded_cascode的运放，前仿的时候性能可以达到我的要求（100db,590Mhz,60pase margin）,画好版图后通过了DRC,LVS，不过后仿的时候增益相差太大了，只有25db,请问你们遇到过类似的问题吗，讨论下哦，学习ing

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樓主| 發表於 2008-12-16 15:23:59 | 顯示全部樓層

我的仿真方法应该是没有问题，我把电路的寄生参数都去掉后，仿真出来的结果还是一样的25DB，还是不能满足要求。不知道为什么，郁闷！
还有，我在画版图的时候，差分输入对管是700u/300n，我把它们交叉耦合来画的，每个MOS管是20u/300n，不知道这样处理输入对管会不会有问题？

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