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caikunming · 發表於 2008-12-14 14:52:14

大家好，我现在正在做一个folded_cascode的运放，前仿的时候性能可以达到我的要求（100db,590Mhz,60pase margin）,画好版图后通过了DRC,LVS，不过后仿的时候增益相差太大了，只有25db,请问你们遇到过类似的问题吗，讨论下哦，学习ing

zorro · 發表於 2008-12-15 13:03:58

要確認你PRE-SIMULATION的正確性，在仿真方法一致的情况下，POST-SIM應該不會差這麽多。一般POST的結果只有PHASE MARGIN變小，GAIN的變化都不應該太大。

finster · 發表於 2008-12-16 13:10:41

建議你看一下抽出來的寄生電容有沒有很異常的地方
如果沒有,那建議你把post-sim的netlist file中把所有的寄生電容或者寄生電阻全部mark掉,然後再一個一個把寄生的電容加上去,看看是那一個寄生電容造成的影響
然後再看看你的layout或者電路在那個地方是否沒有設計好

caikunming · 發表於 2008-12-16 15:23:59

我的仿真方法应该是没有问题，我把电路的寄生参数都去掉后，仿真出来的结果还是一样的25DB，还是不能满足要求。不知道为什么，郁闷！
还有，我在画版图的时候，差分输入对管是700u/300n，我把它们交叉耦合来画的，每个MOS管是20u/300n，不知道这样处理输入对管会不会有问题？

zorro · 發表於 2008-12-17 13:46:49

建議重新考慮一下輸入對管的尺寸，L用到300N，OFFSET問題會比較突出。

finster · 發表於 2008-12-19 10:40:44

我覺得如果把寄生電容的部份都拿掉了還是和pre-sim差很多
那建議你重新再看看兩者還有那裡不一樣
因為這是很不合理的
另外,你的bias電路有沒有不一樣的地方
又或者,你可以把pre-sim和post-sim兩者的netlist file再互相交叉比對一下,應該有什麼地方不對才會造成這種問題

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