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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › QUARTUS II是否有正緣觸發的元件??
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[問題求助] QUARTUS II是否有正緣觸發的元件??

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1#
發表於 2008-12-14 12:30:07 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在Block Diagram的模式下; Z& P) y. j$ P2 I
如果我輸入一個方波,而輸出想要得到正緣觸發的波型...8 y. e2 P2 b) ]. N0 Q. J
請問有元件可以辦到這個嗎??& H% I5 L) p7 }. P8 _! ^
5 n7 U" P" Y# G3 c7 B) O
我是有設計一個電路2 P8 A  R' S% W; t$ L$ i6 E* h1 J" T6 l
; g4 h2 Q, r! B  e. i
但是此電路的DATA輸入頻率如果比CLK還快的話,就會失效....
! x: m" ]+ U$ D; ]! P/ x- B1 V所以我想請問各位有沒有單純是正緣觸發的元件..
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2#
發表於 2008-12-14 14:41:14 | 只看該作者
電路的DATA輸入頻率比CLK還快 這是設計的問題 不是元件的問題
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3#
 樓主| 發表於 2008-12-14 17:24:06 | 只看該作者
我算是初學者,設計上的經驗還不夠,以上是目前我所能想到的電路....2 I2 @0 c6 _) a- P5 b% _
因為我找不到只有單純正緣觸發的元件..: _( M% Q1 v1 G
不知道QUARTUS II是否有這項元件可以使用.... Y; X0 |+ ^$ z, [& \
' R" E7 j& V$ w; }& U
請各位幫幫小弟我這初學者...
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4#
發表於 2008-12-14 17:47:25 | 只看該作者
Quartus II當然有這個元件,用線路圖Design時,打開Sambol list,在primiives裡的storage裡面有個dff元件,這就是了呀^^
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5#
 樓主| 發表於 2008-12-15 01:12:08 | 只看該作者
$ s3 a; a; G3 {
/ h$ \( R# p4 n& c
以上是我直接對DATA及OUT做手動設定的.....我要的感覺是這樣
+ g# R# |' j  p9 m; t  R6 nDATA是輸入,然後OUT是輸出,DATA在正緣的時候,直接輸出一個PLUSE,其他狀況則是低態
* s4 Y" c2 M; I& k) w( U
- T0 t5 ?$ ^7 @' o這個D型正反器有辦法做到嗎??
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6#
發表於 2008-12-15 10:03:49 | 只看該作者
基本上不管是哪一個軟體,根本沒這種元件,如果要這種元件,要自己設計.
4 y1 S, g, Q+ P: t, vPLUSE的寬度最好用一個clk去做,做成同步訊號,如果用gate 做delay去做,會比較危險!7 [! P$ s: D, T2 s' X. u
加上你的圖怎麼沒clk訊號?只有DATA跟out1?
) q8 w' o6 z6 v% qData是clk吧?
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addn
7#
發表於 2008-12-15 13:05:21 | 只看該作者
您好
- S4 H* e  b- E1 O6 z, O7 f1.你的DATA 最小週期,OUT的脈波寬度的要求為何?) S; ^3 U3 {+ Y# R8 W+ v2 B
2.這功能,最簡單的跟本不須用到CPLD,FPGA,! q0 o5 S* h  x$ s+ {' ~
  一個電容一個電阻兜成微分電路即可
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8#
 樓主| 發表於 2008-12-15 13:52:53 | 只看該作者
先謝謝各位之前的回答^^
9 u4 l1 V3 l+ ~1 l) s但是我又發現到一個問題........9 v; v( d$ j* ]! G. Z
  C$ v1 F' X0 X# D
我在書上看到一種電路圖,應該是可以達成我要的目的才對
- g$ e' S: {. K5 X2 o但實際上用TIME MODE模擬出來的卻完全沒效果,讓我感覺非常奇怪
  E# i. D/ w& h# m6 A/ X* H以下
6 |$ @8 G6 j: @, Y* R) i+ B1 W$ C7 B( g/ K

7 x* B* H$ j5 k! F* D  R5 s- d6 x/ y9 Y6 m7 b5 d$ _4 B
2 R4 B1 ~- w/ j

. U5 c( E8 ^7 }" l/ n3 U照理說用XOR的效果應該是 "1 0為1" "1 1和0 0為0"; A- _* a1 S4 s
但是從模擬的結果顯示,卻沒有XOR的效果??
* E* i' O5 V7 }5 ~這是怎麼回事呢??
8 D  t  D* n( N- k5 \* f模擬跟實際硬體實驗會有差別嗎??
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9#
發表於 2008-12-18 22:09:42 | 只看該作者
Hi,
* e, Z$ j/ K! ^設計CPLD和FPGA跟設計IC不一樣,不是每個邏輯都可以自動做出來,因為軟體會最佳化掉你原本想設計的樣子.- t: B2 w. M0 u  p3 u
此時須要下一些限制去達到你的需求,你這個例子不須要這麼複雜,幫你Design一個你須要的function,如附件圖(其中LCELL是Altera提供的Delay cell,在Altera lib裡).

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10#
發表於 2008-12-18 22:13:03 | 只看該作者
還有須要特殊的Function時,我們再來討論討論一下^__^$ ]" e5 Y+ l- N8 l
希望對你有幫助!
5 Z4 g. x: H6 h  N
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11#
 樓主| 發表於 2008-12-23 17:40:24 | 只看該作者
謝謝您的解答....! _" _- b# ~! J1 i. A
我會去試試看^^
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