Quartus II中Chip Planner的delay time

ccmkn

因為本身設計需求，我需要利用Chip Planner來手動布線並調整適當的delay時間。
而假設我設計一個輸入經過一個BUFFER然後輸出，在Chip Planner中可以利用fan out的功能查看到其delay時間為：
! r/ {# O* [8 x7 D5 D/ h
從CPLD輸入port到Logic Element(也就是我設計的BUFFER)的delay時間為：2.590 ns
LE內部到輸出的delay時間為：0.2 ns
從LE輸出到CPLD輸出port的delay時間為：1.695 ns

6 P  C) M6 N& o' l- K* U% A從以上我推算從輸入到輸出應總共delay約4.5 ns，但實際當我將輸入和輸出訊號接到示波器時，發現其delay時間約15 ns，
Quartus II的模擬跟我實際量測兩者差異太大了，這樣是表示我不能相信上面的delay時間嗎，還是有哪個部分是我忽略沒注意到導致兩者的差異？

拜託懇請解惑了，

# K4 [9 k  _3 P5 `感謝。

jason_lin

Chip Planner可以調整delay???
% S0 X; {0 p4 B, ?% g* y( {好像沒這個功能吧?
6 {9 P6 s1 d2 h: j3 P. B# t6 R看Timing應該看report裡面的比較準吧!
' |3 E2 @4 z& R& ~$ o因為布線完的delay都存在report裡(Timing report),
而也不應該看fan out吧???
應該由Timing report裡看delay,不合需求的話,下timing constrain去符合你的要求,
ex:在Assignment edit裡下Maximum Delay或minimum Delay去限制Timing.
^_^