PLL cover range question

criffs

I need to design a PLL which can cover 250M~1GHz according to different input reference clock.
One method is use two VCO, one cover 250~600MHz,another cover 500~1GHz (overlap 100M).
/ B$ C: ^, a, Q% @4 pAnother method is use one VCO.It can run at 500M~1GHz, then use a post divider at the
3 k8 B5 Y; P2 z  voutput.I can use a control bit to control this post divider.
/ S3 c# g; u+ K% A+ ?) ^In my point ,the second one is better. But why somebody prefer to use method one?
8 o7 f" D" N4 w: @3 nThis PLL is used in LVDS tx.
  V) ]! Y4 I* h/ [! N: sThanks in advance.

finster

我個人覺得兩種方法皆可達到
若是我的話,我也會用第二種方式的架構
7 t( m/ u7 ?$ Z* I
不過,用第一種方法有一個好處是在VCO工作在較低frequency時,會比較省電
而這是第二種架構所無法達到的
! J9 z% q* z; W- d但缺點是一次需要兩個vco電路,很會佔面積

nowich

以前做频综也是用好几个vco的，似乎这样可以把每个vco的带宽做的小些

hisanick

是喔?
7 K* P. T# H: p1 T9 t& Z可是我覺得第一個方法比較好耶...
1 d5 a; [2 \& p/ l$ _* I/ @第二個直接用除法器去接輸出，pn會不會變差??
低頻震盪器功耗會很大嗎 我試過應該不會吧....
如果要用除法器去兜 相當於再做一個vco的power  而且頻率也要做高....

小弟我才疏學淺覺得應該第一個  QQ

super

我也是覺得第一個比較好 .
kv 大  PN 差
第一個KV會小  PN好  只是要注意寄生問題

finster

就以PLL本身的設計來說
3 B" Y$ z1 |2 T最難設計和考量的是VCO電路,因為VCO電路是產生jitter最顯著的電路,同時也是整個PLL電路中最耗電和最靈敏的地方
3 N- V7 G2 ]9 ?& i/ G5 ?故而,一般我自己在設計VCO電路時,會特別考量matching, VCO gain,和電流消耗等,因為這些都會影響到整個PLL的performance
而在整個PLL電路設計中,尚需考量到damping factor這項參數
所以,假如在一個應用電路中需要用到兩個VCO電路時,設計的考量,面積和電路複雜度以及兩個VCO所產生的問題會變得比較複雜
( ~; N9 M. C. V# D1 Q所以,若我負責這個設計,那我寧可在數位部份用多一些電路也不太想在PLL電路上用到兩個VCO電路,因為那會讓PLL變得很難設計

nowich

damping factor怎么得到？
应该从环路传输函数中算的吧
也就是说 要先把环路各个模块定了  比如lpf，再改的动得到一个阻尼系数

1 M- x: l. }% c# u) ~: _我的问题是阻尼系数是不是都选0.707好呢？ 会不会有些时候会改变最佳阻尼系数的选择呢？

mixsignal

在设计vco的时候 大家会让每一级的输出达到rail to rail么（好像很费电）？

finster

dampling factor這個參數依據Razavi書中所寫是要大於0.707才算比較safe
故而,一般我們在設計PLL時都是以dampling factor要在所有工作電壓範圍,溫度變化,corner變化下都要能夠符合這個條件才算OK
所以在設計上,絕大部份都是先固定charge pump current,LPF的R-C值,後來再來決定VCO的gain,如果無法達到設計的要求,才會又回過頭來再重新訂定各個參數
而順道一提,因為LPF的R-C值有一定的限制,故而一般都是建議改charge pump current與VCO gain這兩個參數
) S$ H% i; a9 V* h) H  B. C
3 a9 v0 g2 G( t! X; D2 H最後,VCO本身的ring oscillator並不會設計成rail-to-rail
$ M; h3 O: W1 W  M/ k1 G6 o6 M  k而是會在後面再接一個differential-to-singled-end電路把clock轉成rail-to-rail
& o* {$ ]2 `) P0 O, v這個和VCO本身的設計有關
& [; L+ T: v' k  ^3 u所以,VCO電路本身是一個很靈敏且重要又很耗電的電路

mixsignal

finster大大 做过self biased 结构的pll么，与bandgap偏置结构的pll比哪个性能更好一些呢？

anita66

finster大大真的講的蠻好的, 看來真的是位PLL的高手, 不知有沒有大大對SSCG有較深的研究的??
可以分享一下心得嗎??3Q~

finster

就以自我偏壓和Bandgap reference circuit來說,兩者我都有設計過,兩者都有各自的優缺點
若這兩個電路運用到PLL上的話,如果你不在意area大小的話,那我會建議你用Bandgap refernece cirucit所產生出來的bias current or bias voltage,這是因為Bandgap reference circuit是一種不隨溫度,工作電壓變化而變化的電路,所以它的bias current or bias voltage會比較好,但缺點是所需的area相對會比自我偏壓大上許多,而自我偏壓跟Bandgap reference circuit相比較易受溫度影響而不受工作電壓影響,這點是它比不上Bandgap reference circuit,但在area上卻比Bandgap reference circuit少上很多
所以,若是業界,我就選自我偏壓電路

至於SSCG
0 H3 |9 T5 i' w我略有研究,因為工作需要,所以有花點時間研讀這方面的paper
+ V+ T0 s0 c  Z1 k- {* W這種電路在PLL的應用上並不多,變化上大部份只局限在post-divider或者charge pump and LPF這兩個地方
4 x  x: V/ ~8 I7 B" `' N! l6 N這類的paper在IEEE上大概不會超過十篇吧,若你有興趣,研讀個一兩篇大概就可以知道它的變化有限,較難有突破的地方
論壇上有幾帖在討論SSCG的,你可以尋找一下

frankiejiang

弱问一下大大
SSCG是啥东东呢？
谢谢大大！

criffs

原帖由 frankiejiang 於 2009-3-5 03:48 AM 發表
弱问一下大大
SSCG是啥东东呢？
) H( l' }* F1 U谢谢大大！

8 @' J' j* i( u+ `8 |; x- X
+ _$ ?9 V$ S; x# ESSCG = spread spectrum clock generator
( c- ?' Z% C7 `从时域上来讲就是在时钟中加入可控的周期性jitter，从频域上来讲就是降低时钟在基频处的幅度，使时钟的EMI减少。
' |1 I5 W! H- A) i5 b# o  f4 j# d实现SSC的方法有两种，一种是digital方法，类似于fraction N，加一个DSM来调制Divide
还有analog的方法，调制vco的控制电压。两种方法各有利弊
一般digital方法能够实现到比较精确的spread spectrum，但是比较复杂
analog方法一般都不能实现很精确，但比较简单。