設為首頁收藏本站
開啟輔助訪問 切換到窄版

Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步，快速開始

Login

用FB帳號登入

搜索
1 2 3 4
Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 關於FPGA Rount SSTL I/O and DDR問題
返回列表 發新帖
查看: 7563|回復: 1
打印 上一主題 下一主題

[問題求助] 關於FPGA Rount SSTL I/O and DDR問題

[複製鏈接]
跳轉到指定樓層
1#
發表於 2008-11-26 00:53:22 | 顯示全部樓層 回帖獎勵 |倒序瀏覽 |閱讀模式
各位先進前輩1 s/ o+ s! r0 n7 y2 d: [. x
小的最近要將設計好的DDR Controller) b+ q  v8 _$ n* O  h! Q7 k' Z
放於Xilinx V5 FPGA內做P&R. f7 y, t' G4 h. y% ~& S$ F( o  K$ P" A
選用SSTL2 I/O,但是合成完後
5 Y# @3 R( P' ^6 _) g電路都不會動
- {/ c( m. Z2 m, q/ K* Y不知道FPGA對DDR的連接上
1 @  H, ^9 j1 k5 z0 f1 c小弟有什麼沒注意到的
$ J7 k+ x8 Z% [造成電路不動作5 M9 {4 }. |7 _% }7 b! w5 j/ l
另外,不知大大們知不知道DDR的動作原理
7 s' D8 t( y9 T8 n可否解說一下9 V& G1 y9 W) w( ?0 c$ C4 d% T
感激不盡~~
分享到:  QQ好友和群QQ好友和群 QQ空間QQ空間 騰訊微博騰訊微博 騰訊朋友騰訊朋友
收藏收藏 分享分享 頂頂 踩踩 分享分享
回復

使用道具 舉報

返回列表 發新帖
高級模式
B Color Image Link Quote Code Smilies
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-5-3 10:37 AM , Processed in 0.096005 second(s), 17 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表