APR的問題

abayson

我目前是使用TSMC18的製程 作數位IC的設計

& @0 g$ N5 a8 H" { 可是在APR時 有些問題想請教各位  APR軟體 SOC encounter
! C( \6 Z" F- \
& q# z9 j$ S; f* |1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
# o9 ~/ Z+ ]" j0 y5 d) C% |     power ring還有 stripes也必須是M2 M3?

" t3 ^8 h2 f& p- |6 _5 o2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
7 \* m* a* a8 v) w) H   出現2種violation
  
; ]2 K2 B* ?0 a  第一種是  Mar violation
Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u23/AB_n[1]
False :  No     Layer : M3     Bounds ( 1868.290, 4131.040 ) ( 1869.290, 4132.040 )
' h; H4 ~! T* D! }5 [" H( u' |/ `請問一下 她的報告也只能秀出位置 那這個錯誤是什麼意思 要怎麼修正
2 h" c2 M" e. F5 [- C% M) ^- ^
   第二種是  Spacing violation
  Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u9/CENB_n
  False :  No     Layer : M5     Bounds ( 2781.730, 3643.700 ) ( 2782.730, 3644.700 )
1 D  a# k# u9 N: o5 |  }% s  我看一下 他好像是 自動route後 2各metal  間的空間小於lef檔內規定minspace
: `! ~- n& Z& Y. D8 N+ c5 Y% ?  這部份要怎麼修正呢
  
   附檔有比較詳細的圖 謝謝
/ N7 E3 J* U6 p1 H 希望有經驗的人士 可以給予指教 謝謝

jianping

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
  w3 b* v; U: a$ B: D8 u     power ring還有 stripes也必須是M2 M3?
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不見得~但最好保持M1,M3,M5橫向,M2,M4,M6縱向的法則
stripes通常用Top Metal跟倒數第二層,如果你用M2如果又壓在CELL上可能會造成繞線困難,且最TOP的METAL阻值較小較好.
: v& Y3 p: Y# e, a. [7 T

3 h3 }8 a2 Y9 Y( l4 C- }2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
   出現2種violation
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5 _% V& B# Z4 }  A OUTPUT GDS FILE出來,然後用CALIBRE驗證看看,看是不是真錯.