APR的問題

abayson

我目前是使用TSMC18的製程 作數位IC的設計
& @" k% l- A% u1 S
可是在APR時 有些問題想請教各位  APR軟體 SOC encounter

# s& O' w: X% q2 Q) \! b1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
& C# v! G( J% L     power ring還有 stripes也必須是M2 M3?
( Q. g2 b1 Z  M
2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
1 I6 ^) [- Z5 ?2 s7 w   出現2種violation
  
- [( X4 i; z, M5 `" C  第一種是  Mar violation
$ a. C' h* M, yRegular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u23/AB_n[1]
False :  No     Layer : M3     Bounds ( 1868.290, 4131.040 ) ( 1869.290, 4132.040 )
請問一下 她的報告也只能秀出位置 那這個錯誤是什麼意思 要怎麼修正
  ^# ~5 n8 U1 b' l) I* s# i
   第二種是  Spacing violation
  Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u9/CENB_n
, Y0 c# c! @6 ~2 J  False :  No     Layer : M5     Bounds ( 2781.730, 3643.700 ) ( 2782.730, 3644.700 )
( l4 J) G, s, f( }" Q$ n9 l! _  我看一下 他好像是 自動route後 2各metal  間的空間小於lef檔內規定minspace
/ T; p$ U2 u+ S" e: k  這部份要怎麼修正呢
  
   附檔有比較詳細的圖 謝謝
希望有經驗的人士 可以給予指教 謝謝

jianping

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
  }5 b6 b3 x% J$ z/ s" f     power ring還有 stripes也必須是M2 M3?
! Y& N6 k7 o1 ]5 Y# F-----------------------------------------------------------------
不見得~但最好保持M1,M3,M5橫向,M2,M4,M6縱向的法則
7 g, O  ^9 ~3 |8 L2 [stripes通常用Top Metal跟倒數第二層,如果你用M2如果又壓在CELL上可能會造成繞線困難,且最TOP的METAL阻值較小較好.


2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
/ G7 L" o4 J1 Y$ e# T- N- d   出現2種violation
---------------------------------------------------------------------------------
OUTPUT GDS FILE出來,然後用CALIBRE驗證看看,看是不是真錯.