layout的無力感

bigc0710

今天被designer懷疑了我的能力!
$ y  ]$ p, `# E8 c$ q3 J% ^
0 Y4 K1 w" Z1 @: h0 D  f有種無力感!老闆也把我手中的工作抽掉了!
7 R7 _' e* G  j0 ^* P( |
0 f7 L9 k) v/ g6 `5 Q請問大家APR如果timing 的hold slack修不調的時候會怎麼辦呢!(面積是很足夠的)

kirk

APR？我能想到的問題：
/ g; l& r- q6 h2 X0 `+ O. x1.用到slow cell
( b% G5 h0 l) G. ?+ d2.用錯cell
3.place的位置不對
6 w# d5 \. C4 x+ z* ^4.path的寬度設定

bigc0710

多謝kirk給了我幾各方向!馬上check!請問hlod time 修不過是否一定是layout的問題呢?

kirk

那要看pre-layout跟post-layout模擬出來的值是否真的差異太大
% e5 x' l) e6 p; C& o5 f# Z  b! z如果差異是在這出現的話，designer一定會說是layout的錯

yytseng

99% 是 layout engineer 的問題.
Hold time fix 只要看  report 加 buffer /delay cell 就可解決
如果解不掉有幾個可能
7 G% a. i1 Y& _' {  \. t
  \* P, {8 Y& O; K$ S9 n1. 你不會看 timing report
2. Multiple Corner/Mode , timing path re-converge (同上)
/ o9 T) i# }1 H3. Clock Tree 做錯
: G; L+ L4 l! \5 d% H6 N4. Design Variation (PVT) 過大, 或是 OCV mode 過於悲觀
# e7 n7 ^# `$ q3 q, w% I7 L5. Timing Constraint 過於保守 (ex. set_clock_uncertainty 1.0 [all_clocks] )
: b! E0 g  e+ v  U- Y" J6. 沒有足夠的 layout resource ( area, routing) 使得 buffer 無法加入或是造成 long wire (detour)

caesarxl

学习学习∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼
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jianping

maybe you can use "astPostRouteOpt" to fix it  after finish routing.

calear

真是大开眼界啊。。。。。。。。。

andyfan66

hold的問題，插buffer，插delay cell之類的來解決就好呀，如果面積足夠的話

semico_ljj

学习了！Thanks