新書上市：《訊號完整性工程師指南》摒除訊號完整性問題

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《訊號完整性工程師指南》 說明模擬、測試與量測的關鍵技術與概念
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, B1 h$ A1 {/ X5 E' x% C2008年9月30日，台北訊－全球測試、測量與監控儀器的領導廠商 Tektronix宣佈，由該公司員工 Dave Ireland 與他人合著、針對訊號完整性而撰寫的新書《訊號完整性工程師指南：即時測試與量測及設計模擬 (A Signal Integrity Engineer’s Companion: Real-time test and measurement and design simulation) 》 甫上市。此書由出版商 Prentice Hall 發行，已可從網路書店購得。  
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《訊號完整性工程師指南》內容涵蓋從可行性到驗證、從模擬到測試的產品生命週期，為現代高速數位設計的訊號完整性測試與量測，提供實用的指南，包括從開始到結束的詳細案例研究，可指導工程師徹底解決常遇到的設計難題。本書內容涵蓋從規格到後續模擬的嵌入式系統設計，用簡單易懂的圖解說明關鍵技術與概念，並針對所有電氣工程師、訊號完整性工程師和晶片設計工程師，說明如何利用即時測試與量測儀器及技術，以滿足日益嚴苛的互通性與相容性需求。

; J% M* v7 i: u' g) F+ K, m" D「訊號完整性工程是一個相對較新的電子工程支系，大部分和類比因素相關，這些類比因素會影響現代高速數位系統的效能與可靠性。」作者 Dave Ireland 表示，「特別是應用到現代通訊與電腦系統中的高速串列匯流排時，對於整體設計的可靠性和與演進中匯流排標準的相容性，訊號準確度的問題扮演了關鍵角色。」

+ [/ |: {- j1 r9 `9 U1 S+ ?$ G4 ATektronix 全球銷售、服務與行銷副總裁 Martyn Etherington 表示：「高速訊號為設計工程師帶來了許多挑戰。這本新書為工程師提供了詳盡、權威而實用的指南，以進行高速數位設計的現代訊號完整性測試與量測。本書必定會成為全球學生與工程師的標準參考書。」

4 ]+ F! g, u" _# V( J本書作者除了Dave Ireland，還包括 Geoff Lawday (英國白金漢郡新大學的 Tektronix 量測教授) 和 Greg Edlund (IBM 全球工程設計解決方案部門的高級工程師)。前言是由IET 工程與技術期刊的電子編輯Chris Edwards 撰寫。
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《訊號完整性工程師指南》可至 Amazon.com、Borders.com 和其他主要的網路書店購得。

npicorange

這本書還這麼新
中譯本不知道要多久才會上市
(說不定也不會有中文版....)

+ h( B. r' i0 C: q3 y, H而且非相關經歷的人
翻譯出來的東西鷹該會非常的詭異

heavy91

■魏淑婷（友晶科技資深技術總監）■

3 a# G. F* n3 g目前全球對於10Gbps速度以上的PCB設計，由於涉及許多高速電路分析理論，大都還是由歐美大廠主導設計，亞洲公司尚未有完整實力與歐美對手在此利基型市場競爭。友晶研發團隊運用SPICE等模擬工具，可解決高速訊號電路的訊號完整性問題。

5 t8 |) c2 H5 b4 l0 `% k6 k+ V+ k5 n在高速40奈米以下的FPGA系統設計上，研發人員需要克服關鍵挑戰，運用包含SPICE在內的多種模擬工具，解決高速訊號電路面臨的訊號完整性問題。
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通過對具體問題進行分析，來優化零配件選擇和設計折衷，如層疊結構、介電材料、訊號線拓樸結構、線長、線寬和阻抗匹配元件等，並根據模擬結果對設計進行調整，以便在設計階段解決大多數的訊號完整性問題。
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0 M! e) z5 w* D* c3 j為達成10Gbps以上的接頭傳輸，基板層中的介電材料產生的傳輸損耗現象必需被考慮，因此我們透過SPICE模擬來驗證板材對損耗的影響。
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1 ?" g7 x0 R, @# J0 U過孔損耗每個過孔獨特的特性，包括襯墊的大小和形狀、過孔長度（通孔或盲埋孔）、過孔中不作訊號傳輸的部分（Stub）、以及連接導線所在的層數等，都會影響損耗。

heavy91

降低過孔所造成的損耗包括:在內層不使用襯墊（pad），並使用較大的抵抗襯墊（Anti-pad），以降低寄生電容效應；傳輸線佈線在外層（top/bottom layer），否則使用盲埋孔或背面鑽孔（backdrill）減少不作訊號傳輸的部分（Stub），以降低訊號反射；增加GND return via以保持傳輸線過孔換層走線時，其迴流路徑能夠連續。

  q- L+ M1 A* r8 L# rSMT器件焊墊的損耗FPGA Multi-Gigabit 收發器設計中最常見的元件是DC blocking 電容、高速接頭和PCI Express邊緣連接器，當差分訊號走線進入以上元件的SMT焊墊時，由於SMT焊墊的銅箔寬度會較差分訊號走線寬度大，線寬的差異造成阻抗的不同，較窄的走線寬度，其阻抗值較高，而較寬的SMT焊墊其阻抗值較低。

為使阻抗匹配，必須想其他辦法來提高經過SMT焊墊時的阻抗，使其與走線阻抗相同。影響阻抗的因素，除線寬外還有走線層與大銅面參考層的距離、介電層介電常數和走線層銅箔厚度。一旦PCB疊構決定後，只有改變走線層與大銅面參考層的距離。

友晶科技研發團隊想辦法讓走線層參考到第二近的大銅面層，彷佛增加走線層與大銅面層的介電層厚度，而使得阻抗上升，因此可以在SMT焊墊下的第一層大銅面挖掉，來增加阻抗，最後達到與走線的阻抗相匹配。

! W$ L$ j9 B& \% H以上多種PCB結構都能幫助實現高速串列數據傳輸，要正確實現，可透過模型的建立與模擬分析來掌控損耗對訊號完整性的影響。