NMOS 的 Body 這樣接可以嗎？

shaq

我有一個小問題...
% t; c% [/ i' T1 p+ ?' w如圖所示：

/ m( J) v0 O8 f, x2 \# T$ [$ C
若我IC有兩種電位，一種是 VSS (0V)，另一種是 V-
8 b" T: L0 ]  Y7 @; v* }! mV- 為外部電壓，一定小於VSS.
% e: D+ f4 q; W
, q2 x; r( k$ Z8 b: D9 X4 Y我記得NMOS的Body要接到最負電位，想請問一下若 VSS 與 V- 同時存在的情況下，
5 i. Y9 ]3 n; Q7 A% G! OM0~M3 這樣子接會不會有問題？

這樣的情況下，請 Layout 工程師把不同電位的Body island畫開一點就好，還是根本就不能這樣接呢？

aleck

基底為P-sub 的NMOS 是boby 都是vss為主~~,除非你的Process有isolation NMOS 或者可以

yalon

也就是說.
你的 nmos & nmos (pwell & pwell) 需有被隔開來. 如 n-sub 或是 deep-nwell.
而這 n-sub 或 deep-nwell 有被接上最高電位.
7 D+ H7 i0 x+ P3 e, C) Z- @! g" P4 V如何應該就沒啥問題了.

+ p! |) d8 U& ]5 G# d說法如有誤.. 歡迎指正.
: H- \3 W/ L' N' w
0 T' k0 ]+ t4 O! R3 d

basil

根据工艺情况来决定呀：
对于NMOS，如果是P_SUB，N_WELL工艺，因为NMOS 都做在P_SUB上，所以要
接两个电位是办不到的，只能接最低电位。但如果是N_SUB,P_WELL,可以将两个分别
1 S  J& P; m' d: ^放在不同的P_WELL就没有问题

isscc

ㄜ...不行吧
* o1 Z" Q7 B5 E/ l+ a; u請上面那顆body端請接到下面那一顆的d端
- J. o* B2 ^7 a" w- \6 o" |下面那顆的接到vss或v-
如果你這樣接 假設vss都接地 那就沒有body effect拉
那都給你設計就好拉 哈哈
% A& ~3 }5 n( Z9 j! E. O開玩笑拉 不能這樣接拉

cking0720

看你的製程
如果你的製程是   N-well, P substrate  
% y' Q7 Z% A3 D/ f  v則NMOS的BODY 就一定是接在最低電位， 因為 substrate是最低電位
' o( U0 r/ K: e4 e  b6 |' Y" B% v) E
如果你的製程是 N well， P-well
就隨意....

weixinglu

只要你的这个管子在实际的硅上没有管子工作特性以外的电流通路，可以，看电路怎么设计。

instantly

假使V-是由一個negative pump generator產生的,那不就會有一個漏電路徑~
  c. P; T0 y4 d/ k9 ?5 T" HFrom V- to VSS leakage path

jesseyu

In fact, the two grounds will be connected finally at board level, they're acutally using just one substrate( unless you're using the so-called deep N-well). So it's all right to connect like this. However, in the layout, one more layer needs to be added to differentiate the two grounds

winch

不行噢 這樣會短路讓VSS 與V-透過body短路，除非你將body視為電阻，相當於SS 與V-透過電阻連接

hoodlum

小弟的愚見為, 通常製程的substrate為VSS, 通常為0V
那麼M2 M3

hoodlum

M2 M3需要有獨立的P-WELL來處理此V-
, w+ w0 z5 |, J9 Y- T6 F0 {$ @7 g且就我所知此P-WELL外部還需一個N-WELL
圍住不然還是會有VSS to V-的漏電路徑產生
所以要這樣接可能要看製程是否有此類型WELL提供
; U, z4 R9 P1 z& g2 H( S$ i& V給設計者選擇

* j. }$ E# D. B. q* D6 yPS.上面那篇小弟不小心按錯,不是故意回兩篇
       抱歉

jesseyu

It depends on how you implement it. There's so called deep n-well in CMOS process that nmos can have different ground. If it's the case, it will be all right to connect to vss or v-

hiyato

有看過用bulk driven的方式，可以找找相關的paper來參考看看，
但若你是想單純的降低vth的話，可能要留意V-的電壓值，
8 `( @1 p. x3 Z/ T4 d0 y以免導致latch up。(如有說錯的地方，請幫忙修正。)

spring30467

之前還在煩惱VSSD跟VSSA的問題 隔開就解決啦

ONLYFLYSKY

是可以這麼接的，看電路的設計以及使用製程的考量，如果有考慮到是利用buddy effect的設計，設計的尺寸會比cmos設計的size還要小在晶片上可以偷一點rule而利用不同電位的p-well的isolation即可
) }; U& Y% R' ]7 K5 t, \' @
因提出問題的人並無將使用的製程講明，故目前得到的資訊是很兩極