類比佈局、body端、匹配的一些問題，請幫幫我~

bairshinyuan

最近遇到一些疑惑，希望會的人可以幫我解答一下~~
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
2 `5 J6 Q$ q0 M2 P+ Y% n1 b$ O$ j4. 到底為啥要做匹配的動作呢??
% ]7 B7 H/ \: }0 K7 l5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??

  _5 F" j$ o9 _# G" k  Q不論回答與否，在此先謝謝大家囉~~

bairshinyuan

補充：
/ n; C  C4 a4 `) ^8 ~6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??

motofatfat

1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
會動只是基本ㄉ,特性和達到規格ㄉ要求
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
& b5 d/ D3 p3 }% d" ?5 U* q可以阿 只要封裝能配合 放哪都行
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
- ]2 C$ X. O$ L/ b% K& C' ~8 H1 k還有  你把MOS 當瞎密用
是為了消除雜訊&防止latch up才接電源&地嗎??
  o1 y3 S+ k# k+ T不一定
  ~3 [0 d! b, `  S% A- b4. 到底為啥要做匹配的動作呢??
& L1 }) X7 H& d$ n) k未了使匹配ㄉ元件在製程上做出來愈相同
電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期
5 Y0 W& S: B* ]/ C& u% G5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
& z6 f- l' y+ G5 ~這邊多爬爬文ㄅ
2 J# e" L2 h; B5 k7 L  t( }6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
9 b" ]' a. \9 M: o3 Z& f5 A7 Z有阿 直接放在電路上
通常不會這樣做
所以有PAD limit or Core limit ㄉ說法
: q& u# L8 i  e0 l即因PAD 決定面積或因Core 決定面積
這些答案希望對你有幫助

kanoson

3. body effect
6. link finite pads

bairshinyuan

那請問一下PAD limit < Core limit 會怎樣??
% [  R* n! q  `2 m5 hPAD limit > Core limit 又怎樣??
優缺點分別是瞎咪阿??

motofatfat

那請問一下PAD limit < Core limit 會怎樣??
( U: r. Q- H6 F$ z6 N* _" VPAD limit > Core limit 又怎樣??
; a' ^5 K4 E, J( q" ^% Y& ]優缺點分別是瞎咪阿??

% t/ V# K( q$ u: z0 }9 F3 ?# E不會怎樣
: B. n2 t) u5 z# q, n編個名詞來溝通而已
PAD limit 是指因PAD 決定總面積
9 u) U) {# B5 L" x% ?8 ?4 Y面積利用率較低
0 ?( \: P- C) Z% r: mCore limit  是指因core 決定總面積
$ y# w1 c4 \, @& c2 S面積利用率較高
一分面積  一分錢
, H. p) {+ }; A7 _% X7 a6 e能做成 Core limit 最好

anita66

Hi,
. ^; S+ a% ]3 x7 i8 S應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.
5 A+ A2 s# _, o希望能有所幫助,3Q~

小緯仔

那如果是N-well製程

* J6 ]0 x9 @7 N$ _NMOS的Source&Body接在一起時
- V; u, Z! M( `& f
而Source又不是在最負端，那該怎麼辦？

motofatfat

那如果是N-well製程
7 A: c* y2 w5 T( }0 R
NMOS的Source&Body接在一起時
2 v: E+ ?7 g" A2 m
而Source又不是在最負端，那該怎麼辦？
; C# I# g" q5 a
$ F) q- q! f  D* g/ W( l3 `/ E* E3 D瞎密怎麼辦
& |& h, x0 }& w看不懂問題
& A/ Z9 X3 S* n/ L8 GNMOS ㄉ body 是 psub
; q: B$ [+ u, c. D7 D現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
like pmos ㄉ body nwell 愛接哪裡 就接哪裡

skeepy

原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
7 f0 T& y! S/ D% @; k% C那如果是N-well製程

NMOS的Source&Body接在一起時

而Source又不是在最負端，那該怎麼辦？

8 T, u, g" G! f6 ]: g6 d
加道NBL將那顆DEVICE隔起來。

yingzi07482

layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差

小包

以我layout analog layout 2年的經驗~~~
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
ANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching

( v& ]# o: P' V. S4 v2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
2 F, ~& A- m: _5 w, x2 QANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。
    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。
) J# h5 V# h' Q/ ~; j  A+ k( W
+ H2 `4 y, m' I! x/ c( W; B3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
AMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。
: B8 F* d7 ]  i$ d. A- X/ f- a
4. 到底為啥要做匹配的動作呢??
ANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。

5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
) H1 u; ~, a% lANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。

" x* P* C* N. x* r7 \4 K0 S+ a以上是我在這兩年內所學到的東西，僅供參考。
- i6 A. z% r) H9 d3 [希望以上回答能夠幫助到你。

astrosummer

虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,
想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?

ecalfs

core limit 不需受限原有框架
- Y2 N; p( D; |' t, S$ Y
4 Z" Y3 I9 m  E* F+ |3 n3 J) M1. Floor plane需規劃好(有彈性變更的可能性),以省面積
2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成
7 J. [" P7 A* {6 E+ {. J( s; Q$ n% G* g3. 最後確認Bonding diagram

ecalfs

補充:

7 [0 j1 R7 Y0 B; a1 L需注意ESD solution, power cut....