類比佈局、body端、匹配的一些問題，請幫幫我~

bairshinyuan

最近遇到一些疑惑，希望會的人可以幫我解答一下~~
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
1 I7 l8 _3 G9 L7 m3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
4. 到底為啥要做匹配的動作呢??
5 @. \  n" u( Q* E7 f( r, T6 L7 d) H5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??

不論回答與否，在此先謝謝大家囉~~

bairshinyuan

補充：
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??

motofatfat

1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
會動只是基本ㄉ,特性和達到規格ㄉ要求
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
* c1 @, b" a8 }1 r3 ~可以阿 只要封裝能配合 放哪都行
6 v) S0 |$ Z" b$ C3 m1 J3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
還有  你把MOS 當瞎密用
* @0 q& x2 D3 e 是為了消除雜訊&防止latch up才接電源&地嗎??
不一定
4. 到底為啥要做匹配的動作呢??
) @( k1 ~7 Q/ u. u; r未了使匹配ㄉ元件在製程上做出來愈相同
電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期
+ _: C% R& ~2 X2 T5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
) T  K2 S( R. V6 W這邊多爬爬文ㄅ
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
有阿 直接放在電路上
& [, I+ ]. v* Q# k9 [# F通常不會這樣做
所以有PAD limit or Core limit ㄉ說法
即因PAD 決定面積或因Core 決定面積
- U. @  L9 k, n( _9 V+ Y" j1 U$ f, t這些答案希望對你有幫助

kanoson

3. body effect
( c5 n( m& Q3 V' b. p6. link finite pads

bairshinyuan

那請問一下PAD limit < Core limit 會怎樣??
) y; U! X- G* ?/ k$ x+ q  F3 }PAD limit > Core limit 又怎樣??
優缺點分別是瞎咪阿??

motofatfat

那請問一下PAD limit < Core limit 會怎樣??
PAD limit > Core limit 又怎樣??
優缺點分別是瞎咪阿??

不會怎樣
編個名詞來溝通而已
PAD limit 是指因PAD 決定總面積
面積利用率較低
Core limit  是指因core 決定總面積
面積利用率較高
/ W/ e( |$ i# N8 a- Z: E 一分面積  一分錢
能做成 Core limit 最好

anita66

Hi,
應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.
希望能有所幫助,3Q~

小緯仔

那如果是N-well製程
! Z+ O/ j9 T+ E7 M* c
* }3 w! \6 N1 S, P# k, A2 _; xNMOS的Source&Body接在一起時
7 @5 I1 e- t* n: e6 ]& w
. I" |0 ~# H3 N3 _1 Q8 u, ?/ W6 G. U8 {而Source又不是在最負端，那該怎麼辦？

motofatfat

那如果是N-well製程
8 ?9 m6 h7 d6 L! k/ b$ |
0 ]3 i% e! ]7 tNMOS的Source&Body接在一起時

1 g2 l  K& s0 l: Y3 m而Source又不是在最負端，那該怎麼辦？
$ J% E# f; i1 U' w  r4 l, Q
2 c# N: l! ?$ f# N2 Z7 _6 [瞎密怎麼辦
4 ]- N- P2 C- W$ R" g' g看不懂問題
" n" P4 k; r3 x( y5 D& fNMOS ㄉ body 是 psub
現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
like pmos ㄉ body nwell 愛接哪裡 就接哪裡

skeepy

原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
那如果是N-well製程
$ J1 V) Q' g! _6 \. Q$ J  b6 O; A
NMOS的Source&Body接在一起時
# U. V3 [* m# U2 H9 r# b" g$ L5 ]
而Source又不是在最負端，那該怎麼辦？

/ S! V2 e5 L5 O% ~" K加道NBL將那顆DEVICE隔起來。

yingzi07482

layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差

小包

以我layout analog layout 2年的經驗~~~
4 h9 V* X6 i) N. ?* n# J1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
# t! c/ Z2 h8 _$ `ANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching

. V( B  Y: S& L) P, X* o* L# a; r! u/ d2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
) M9 N; v1 f5 \  o6 y0 qANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。
% Q6 V. i2 l. c    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。
. J2 I1 n- Z' X3 v& H1 y2 `4 A0 H
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
AMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。
. d* {* R5 W/ f/ ^& f
4. 到底為啥要做匹配的動作呢??
0 q- e0 T' Q, Y; oANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。

5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
% m# R8 g# `& G/ P: c6 ^ANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。
% y3 _- p7 \9 J4 j5 N5 V1 m. z4 n9 t2 t
. i' s+ Z9 G7 @/ z以上是我在這兩年內所學到的東西，僅供參考。
" [( H3 L' t6 I+ ]5 o$ }" {希望以上回答能夠幫助到你。

astrosummer

虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,
想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?

ecalfs

core limit 不需受限原有框架
' k; _" G- A" `9 n9 @
  j1 T! H' ^3 c5 W1. Floor plane需規劃好(有彈性變更的可能性),以省面積
2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成
3. 最後確認Bonding diagram

ecalfs

補充:

需注意ESD solution, power cut....