Sigma-Delta Modulator feedback coefficient

milvus

想請教各位前輩，如何實現Sigma-Delta Modulator 的 feedback係數
6 {2 u/ N/ {& k/ G9 [
由附件的paper中，提出如何補償CT-SDM的方法
/ @# t% @* K, [, {在Quantizer前端，額外增加了一條feedback達到補償的作用
' l" L. [/ \/ [. {5 f2 B
[Q1]
( _/ j& @' P  J& w, k目前狀況是已經計算出我們系統所需的係數，並且以MATLAB模擬完成
/ _* `7 Z" v+ j& L但是在實際作HSPICE電路時，卻不曉得該如何去實現feedback係數   
. m. F- q$ l6 b, x附圖1&2：以ActiveRC積分器的係數來說，1/RC=k *Fs；而current mode DAC要如何去實現feedback係數，又如果是voltage mode DAC呢？

[Q2]
另外，係數作 normalization 的原因和方法又是什麼呢？
$ N) [/ `9 a) S
--
初次發言，問題很多，麻煩前輩們多多指教

diabol

你是要做產品的工程師，還是要做畢業論文的研究生
    因為CIFB這個架構有點耗電耶……  當然如果你是要用來畢業的話…就沒差
* \8 g6 B' t- Q5 F    DAC current feedback 要看feedback電容有多大  
         voltage feedback 要先串電阻到 op input
! u) K: C8 S. |+ |( b; i- ]1 Y9 v   係數是在simulink時就決定的吧~~  取法見仁見智~  不過我都是儘量取"有數值比"   
# o1 ]/ }& o- s; }9 N( V   到時用unit-cell match 特性會比較好
& t6 `! ^; `. j" I# i# H8 }    normalized 是要看你的clock是多少

diabol

最後一級用comparator，用IDAC feedback 會有問題
* S  l3 P) f' E7 e; W1 r在matlab simulink沒有發現嗎？

milvus

原帖由 <i>diabol</i> 於 2008-8-29 06:21 PM 發表 <a href="http://www.chip123.com/phpBB/redirect.php?goto=findpost&pid=69560&ptid=15351" target="_blank"><img src="http://www.chip123.com/phpBB/images/common/back.gif" border="0"   alt="" /></a><br />
你是要做產品的工程師，還是要做畢業論文的研究生<br />
    因為CIFB這個架構有點耗電耶……  當然如果你是要用來畢業的話…就沒差<br />
    DAC current feedback 要看feedback電容有多大  <br />
9 w4 l' T+ ~6 H" F         voltage feedback 要先 ...

<br />
4 m- L; y9 Q' j7 k1 k5 l9 r
目前只是個做專題的大學生而已 =)
; s7 `0 G/ J, _% D- M8 n3 A+ y為了使用第一篇附件提出的 excess loop delay 補償方法，我們採用了CIFB回授架構。

若是用voltage mode DAC需要接上一個 Rdac 至 積分器前端，而問題在於這顆Rdac的數值該取多少？ 是1 / C*Rdac = k * fs ？  (k 為回授係數、C為積分器電容)
/ E: X( {4 P9 p" A* w3 o# [7 m4 X另外，DAC的 Vref+ & Vref- ，而這個電壓值是可以隨意設的嗎？
" P' u4 t* F/ i0 N; c: t9 Y
4 z' a9 C1 Z6 X- A" W  q. z' jnormalize的部分是否有可供參考的呢？
) C1 r; j' @3 _5 ~/ ]$ T目前Clock 50MHz o_o;
' G0 I' ~5 c" d
; ~+ {+ z( N3 E[ 本帖最後由 milvus 於 2008-8-29 06:49 PM 編輯 ]

milvus

原帖由 <i>diabol</i> 於 2008-8-29 06:30 PM 發表 <a href="http://www.chip123.com/phpBB/redirect.php?goto=findpost&pid=69566&ptid=15351" target="_blank"><img src="http://www.chip123.com/phpBB/images/common/back.gif" border="0"   alt="" /></a><br />
# |" n0 k* d) Y最後一級用comparator，用IDAC feedback 會有問題<br />
( Z9 r6 A2 f  F+ {9 _! ~在matlab simulink沒有發現嗎？

<br />

( \- ^  u1 D& D" U6 R在matlab simulink時，只有考慮到迴路延遲的狀況
至於是否為IDAC，則沒有加以考量 =(
! H, ^1 f5 H6 q6 Q) {1 {) k: o$ H
目前電路架構是
) w- D8 _" y/ ^7 S! h  n" yContinuous-Time的 Sigma Delta，使用 Active-RC 積分器，以及 1bit 的 Comparator
. I" d% ^+ N2 Z% w7 C) X3 ?. C" W均為voltage-to-voltage...
$ h% f3 H% o+ G0 K' o
, b' ?" D& s6 q3 ~7 j5 F為了做那條feedback補償，傷透腦筋
: N' W# Y2 s" ^9 J9 f! G
[ 本帖最後由 milvus 於 2008-8-29 06:55 PM 編輯 ]

diabol

做專題就簡單了   
  feedback 係數我也搞很久
+ h3 h) M' x1 ~* _( h. Z  因為simulink裡的model是single ended的，但是我跑hspice
$ g3 R! P2 A# K* y4 J  是用fully differential model，係數還要做修正
  不然就會"爆掉"  
/ C& f. n' Z8 V/ i2 v+ A& o1 t
1. 你用hspice寫跑模擬  都是用實體電路了嗎？ 還是 model？
1 P" \  `$ X- H    每個 op 的 swing 有多大  gain有多大
# v( c! U$ b( f7 [8 u7 m    comparator切換位準是幾伏？
    comparator到DAC之間沒有latch做delay？
    dac 給己知訊號，輸出是幾伏？
7 H, |4 r! E( k    請先確定模擬確定你每一個元件(op，adc，dac)
8 W" g9 Y. c3 O, K+ N% J0 o8 F    都是正確無誤

2. Rfbk 與 op 前面的電阻、voltage output DAC 的swing有關係，
    建議先用transient 看每一個節點，你會比較有感覺
3 T: [; k8 k( p6 W" X7 D
. e( ?( ^7 m; A3 I: r3. 我要看simulink的連接圖，我才能給你建議
   老實說我是因為看transient，才慢慢調回來的，花了好幾天吧~

luyan923

原帖由 diabol 於 2008-8-30 01:18 AM 發表
- D! P- a8 `2 l做專題就簡單了   
% d1 y3 B" e% Y" \$ w  feedback 係數我也搞很久
/ K, l/ ?5 _8 J7 g6 W& j% }: V$ v  因為simulink裡的model是single ended的，但是我跑hspice
, U! B. {1 T( J7 }6 n- J3 n  是用fully differential model，係數還要做修正
  不然就會"爆掉"  
& ?; @7 m* k) s& Q: U' i/ K  O# A" ^
1. 你用hspice寫跑模擬  都是 ...

是这样的啊，我说为什么我将hspice中双端输入电路中的反馈系数，放在simulink中看到的频谱老不对啊，学习了啊

luyan923

原帖由 diabol 於 2008-8-30 01:18 AM 發表
做專題就簡單了   
0 i/ K4 [( R" ^  D  feedback 係數我也搞很久
  因為simulink裡的model是single ended的，但是我跑hspice
  是用fully differential model，係數還要做修正
2 K' Q- L2 }7 M0 s: L) c6 x  不然就會"爆掉"  

" S# D$ s$ H0 l( r1. 你用hspice寫跑模擬  都是 ...

因為simulink裡的model是single ended的，但是我跑hspice
. S1 z- {& t/ V2 V% u" h  是用fully differential model，係數還要做修正
  不然就會"爆掉能不能将输入的幅度减少一半了？

jjam

不好意思我想問一下 我也是做Fully differential的形式
& k" a5 {/ {# N/ J  l+ q- N: ^* Q在simulink跑的是單端 可是我是直接把係數帶進電容比用Hspice跑
看大大們的討論 請問需要怎嚜調整?  謝謝~!!

milvus

回覆1.
目前hspice跑電路模擬，均為實體電路...
OP的swing約在 -1.3 ~ 1.3，增益約 50dB
) W8 \; M* r: A/ h; p4 U- H比較器的切換位準約 vdd/2 = 1.65 volt 與 DAC之間有Latch電路
8 {2 k' |1 W9 B$ mDAC的部分，給定輸入訊號(pulsewave 0 - 3.3)，輸出為Vref+、Vref- 目前給定電壓2.5與0.8  (附件1)
4 t# \7 `* E2 r' J8 r目前認為每一個元件皆以模擬ok ...

9 B) A9 ?. v3 x' T' d; O+ y回覆2.
DAC的 swing 約為1.7 volt這邊有幾個問題是，當我接上DAC迴路時，OPAMP原本應該為saturation的mos，卻跑到了linear或 cutoff區
8 T7 l) `5 E8 h, l另外，為了使積分器輸出不會飽和，DAC端提供了一個較低的電壓(Vref-)使得流經電容的電流減少，這是ok的嗎？
7 P5 n+ `* ]% B$ |, O
% X2 Y0 O; z" v回覆3.
# J- o+ F9 C4 E& \& f* [simulink圖，如附件2
6 N3 H  ?7 u% K4 _9 K- s如何從暫態調整電路，以及Single End的Simulink模擬轉至diffpair時，係數該如何調整
; a6 O. R: i1 o- |希望前輩能夠傳授心得

7 |6 `  I& }& H" ~
+ F6 j' n; P5 J  |% K3 h/ z--
原來上傳附件是有限制的?
5 r" [; F; ?4 z* v  k' P我一直以為最近怎麼都不能貼文章 >"<
. l) V0 L, o% B5 O$ A7 ^, H' N
[ 本帖最後由 milvus 於 2008-9-5 05:29 PM 編輯 ]

luyan923

期待这个话题的再续啊，不知道有没有知道，一般全差分电路中的系数，怎样与在simulink中的对应，simulink中是单端的输入输出啊，非常期待你的回复了

deltachen

謝謝大大的分享~知識因分享而壯大！